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31. 发明申请

US20080209182A1 MULTI-MODE DATA PROCESSING DEVICE AND METHODS THEREOF 有权
标题翻译：多模式数据处理装置及其方法
公开(公告)号：US20080209182A1
公开(公告)日：2008-08-28
申请号：US11679590
申请日：2007-02-27
申请人： Michael D. Snyder , David C. Holloway , Trinh H. Nguyen , Sergio Schuler , Gary L. Whisenhunt
发明人： Michael D. Snyder , David C. Holloway , Trinh H. Nguyen , Sergio Schuler , Gary L. Whisenhunt
IPC分类号： G06F9/302
CPC分类号： G06F9/30181 , G06F9/30014 , G06F9/30189 , G06F9/342
摘要： A data processing device and methods thereof are disclosed. The data processing device can operate in three different modes. In a first, N-bit mode, the data processing device performs memory accesses based on N-bit values and performs arithmetic operations using N-bit values. In a second, hybrid N-bit/M-bit mode, the data processing device performs memory accesses based on M-bit values, where M is less than N, and performs arithmetic operations using N-bit values. In a third, M-bit mode, the data processing device performs memory accesses based on M-bit values and performs arithmetic operations using M-bit values. The three modes provide for compatibility with a wide range of applications. Further operation in the M-bit mode can provide a power savings when implementing applications compatible with that mode.
摘要翻译：公开了一种数据处理装置及其方法。数据处理设备可以在三种不同的模式下工作。在第一N位模式中，数据处理装置根据N位值执行存储器访问，并使用N位值执行算术运算。在第二种混合N比特/ M比特模式中，数据处理装置基于M比特值执行存储器访问，其中M小于N，并且使用N比特值进行算术运算。在第三个M位模式中，数据处理设备基于M位值执行存储器访问，并使用M位值执行算术运算。这三种模式提供与广泛应用的兼容性。当实现与该模式兼容的应用时，在M位模式下的进一步操作可以提供功率节省。

32. 发明授权

US09436626B2 Processor interrupt interface with interrupt partitioning and virtualization enhancements 有权
标题翻译：处理器中断接口具有中断分区和虚拟化增强功能
公开(公告)号：US09436626B2
公开(公告)日：2016-09-06
申请号：US13570874
申请日：2012-08-09
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/26 , G06F9/50 , G06F9/45 , G06F13/14 , G06F13/24 , G06F9/455
CPC分类号： G06F13/26 , G06F9/45533 , G06F9/5077 , G06F13/14 , G06F13/24
摘要： A method and circuit for a data processing system (200) provide a processor-based partitioned priority blocking mechanism by storing interrupt identifiers, partition identifiers, thread identifiers, and priority levels associated with accepted interrupt requests in special purpose registers (35-38) located at the processor core (26) to enable quick and efficient interrupt priority blocking on a partition basis.
摘要翻译：用于数据处理系统（200）的方法和电路通过将所接收的中断请求相关联的中断标识符，分区标识符，线程标识符和优先权级别存储在位于专用寄存器（35-38）中来提供基于处理器的分区优先级阻塞机制在处理器核心（26）上，以便在分区的基础上实现快速有效的中断优先级阻塞。

33. 发明授权

US09229884B2 Virtualized instruction extensions for system partitioning 有权
标题翻译：用于系统分区的虚拟化指令扩展
公开(公告)号：US09229884B2
公开(公告)日：2016-01-05
申请号：US13460287
申请日：2012-04-30
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/24 , G06F13/14
CPC分类号： G06F13/14
摘要： A method and circuit for a data processing system provide virtualized instructions for accessing a partitioned device (e.g., 14, 61) by executing a control instruction (47, 48) to encode and store an access command (CMD) in a data payload with a hardware-inserted partition attribute (LPID) for storage to a command register (25) at a physical address (PA) retrieved from a special purpose register (46) so that the partitioned device (14, 61) can determine if the access command can be performed based on local access control information.
摘要翻译：用于数据处理系统的方法和电路通过执行控制指令（47,48）来提供用于访问分区设备（例如，14,61）的虚拟化指令，以将数据有效载荷中的访问命令（CMD）编码和存储在硬件插入分区属性（LPID），用于存储到从专用寄存器（46）检索的物理地址（PA）处的命令寄存器（25），使得分区设备（14,61）可以确定访问命令是否可以基于本地访问控制信息执行。

34. 发明授权

US09152587B2 Virtualized interrupt delay mechanism 有权
标题翻译：虚拟化中断延迟机制
公开(公告)号：US09152587B2
公开(公告)日：2015-10-06
申请号：US13485120
申请日：2012-05-31
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/24
CPC分类号： G06F13/24
摘要： A method and circuit for a data processing system provide a partitioned interrupt controller with an efficient deferral mechanism for processing partitioned interrupt requests by executing a control instruction to encode and store a delay command (e.g., DEFER or SUSPEND) in a data payload with a hardware-inserted partition attribute (LPID) for storage to a command register (25) at a physical address (PA) retrieved from a special purpose register (46) so that the partitioned interrupt controller (14) can determine if the delay command can be performed based on local access control information.
摘要翻译：一种用于数据处理系统的方法和电路，通过执行控制指令来编码和存储具有硬件的数据有效载荷中的延迟命令（例如，DEFER或SUSPEND）来提供具有用于处理分区中断请求的有效延迟机制的分区中断控制器 - 插入分区属性（LPID），用于存储到从专用寄存器（46）检索的物理地址（PA）处的命令寄存器（25），使得分区中断控制器（14）可以确定是否可以执行延迟命令基于本地访问控制信息。

35. 发明申请

US20140047150A1 Processor Interrupt Interface with Interrupt Partitioning and Virtualization Enhancements 有权
标题翻译：具有中断分区和虚拟化增强功能的处理器中断接口
公开(公告)号：US20140047150A1
公开(公告)日：2014-02-13
申请号：US13570874
申请日：2012-08-09
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/26
CPC分类号： G06F13/26 , G06F9/45533 , G06F9/5077 , G06F13/14 , G06F13/24
摘要： A method and circuit for a data processing system (200) provide a processor-based partitioned priority blocking mechanism by storing interrupt identifiers, partition identifiers, thread identifiers, and priority levels associated with accepted interrupt requests in special purpose registers (35-38) located at the processor core (26) to enable quick and efficient interrupt priority blocking on a partition basis.
摘要翻译：用于数据处理系统（200）的方法和电路通过将所接收的中断请求相关联的中断标识符，分区标识符，线程标识符和优先级级别存储在位于专用寄存器（35-38）中来提供基于处理器的分区优先级阻塞机制在处理器核心（26）上，以便在分区的基础上实现快速有效的中断优先级阻塞。

36. 发明授权

US06792502B1 Microprocessor having a content addressable memory (CAM) device as a functional unit therein and method of operation 有权
标题翻译：具有内容可寻址存储器（CAM）装置作为功能单元的微处理器及其操作方法
公开(公告)号：US06792502B1
公开(公告)日：2004-09-14
申请号：US09689028
申请日：2000-10-12
申请人： Mihir A. Pandya , Gary L. Whisenhunt
发明人： Mihir A. Pandya , Gary L. Whisenhunt
IPC分类号： G06F1200
CPC分类号： G06F9/3885 , G11C15/00
摘要： A microprocessor architecture (310) has a plurality of functional units arranged in a parallel manner between one or more source buses (412 and/or 414) and one or more result buses (490). At least one of the functional units within the architecture is a content addressable memory (CAM) functional unit (430) which can be issued CPU instructions via a sequencer (480) much like any other functional unit. The operation of the CAM (430) may be pipelined in one or more stages so that the CAM's throughput may be increased to accommodate the higher clock rates that are likely used within the architecture (310). One embodiment involves pipelining the CAM operation in three stages (510, 520, and 530) in order to sequentially perform data input and precharge operations, followed by match operations, and followed Finally by priority encoding and data output.
摘要翻译：微处理器架构（310）具有在一个或多个源总线（412和/或414）与一个或多个结果总线（490）之间并行布置的多个功能单元。架构内的功能单元中的至少一个是内容可寻址存储器（CAM）功能单元（430），其可以与任何其他功能单元类似地经由定序器（480）发出CPU指令。 CAM（430）的操作可以在一个或多个阶段中流水线化，使得可以增加CAM的吞吐量以适应架构（310）中可能使用的较高时钟速率。一个实施例涉及以三个阶段（510,520和530）流水线CAM操作，以便顺序执行数据输入和预充电操作，随后进行匹配操作，随后最后通过优先编码和数据输出。

37. 发明授权

US09442870B2 Interrupt priority management using partition-based priority blocking processor registers 有权
标题翻译：使用基于分区的优先级阻塞处理器寄存器进行中断优先级管理
公开(公告)号：US09442870B2
公开(公告)日：2016-09-13
申请号：US13570843
申请日：2012-08-09
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/26 , G06F9/50 , G06F13/24 , G06F13/14 , G06F9/455 , G06F9/45
CPC分类号： G06F13/26 , G06F9/45533 , G06F9/5077 , G06F13/14 , G06F13/24
摘要： A method and circuit for a data processing system (20) provide a processor-based partitioned priority blocking mechanism by storing priority levels and associated partition information in special purpose registers (27-29) located at the processor core (26) to enable quick and efficient interrupt priority blocking on a partition basis.
摘要翻译：一种用于数据处理系统（20）的方法和电路通过在位于处理器核心（26）的专用寄存器（27-29）中存储优先级和相关分区信息来提供基于处理器的分区优先级阻塞机制，以实现快速和基于分区的高效中断优先级阻塞。

38. 发明申请

US20140047149A1 Interrupt Priority Management Using Partition-Based Priority Blocking Processor Registers 有权
标题翻译：使用基于分区的优先级阻塞处理器寄存器进行中断优先级管理
公开(公告)号：US20140047149A1
公开(公告)日：2014-02-13
申请号：US13570843
申请日：2012-08-09
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/26
CPC分类号： G06F13/26 , G06F9/45533 , G06F9/5077 , G06F13/14 , G06F13/24
摘要： A method and circuit for a data processing system (20) provide a processor-based partitioned priority blocking mechanism by storing priority levels and associated partition information in special purpose registers (27-29) located at the processor core (26) to enable quick and efficient interrupt priority blocking on a partition basis.
摘要翻译：一种用于数据处理系统（20）的方法和电路通过在位于处理器核心（26）的专用寄存器（27-29）中存储优先级和相关分区信息来提供基于处理器的分区优先级阻塞机制，以实现快速和基于分区的高效中断优先级阻塞。

39. 发明申请

US20130326102A1 Virtualized Interrupt Delay Mechanism 有权
标题翻译：虚拟化中断延迟机制
公开(公告)号：US20130326102A1
公开(公告)日：2013-12-05
申请号：US13485120
申请日：2012-05-31
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/24
CPC分类号： G06F13/24
摘要： A method and circuit for a data processing system provide a partitioned interrupt controller with an efficient deferral mechanism for processing partitioned interrupt requests by executing a control instruction to encode and store a delay command (e.g., DEFER or SUSPEND) in a data payload with a hardware-inserted partition attribute (LPID) for storage to a command register (25) at a physical address (PA) retrieved from a special purpose register (46) so that the partitioned interrupt controller (14) can determine if the delay command can be performed based on local access control information.
摘要翻译：一种用于数据处理系统的方法和电路，通过执行控制指令来编码和存储具有硬件的数据有效载荷中的延迟命令（例如，DEFER或SUSPEND）来提供具有用于处理分区中断请求的有效延迟机制的分区中断控制器 - 插入分区属性（LPID），用于存储到从专用寄存器（46）检索的物理地址（PA）处的命令寄存器（25），使得分区中断控制器（14）可以确定是否可以执行延迟命令基于本地访问控制信息。

40. 发明申请

US20130290585A1 Virtualized Instruction Extensions for System Partitioning 有权
标题翻译：用于系统分区的虚拟化指令扩展
公开(公告)号：US20130290585A1
公开(公告)日：2013-10-31
申请号：US13460287
申请日：2012-04-30
申请人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
发明人： Bryan D. Marietta , Gary L. Whisenhunt , Kumar K. Gala , David B. Kramer
IPC分类号： G06F13/24 , G06F13/14
CPC分类号： G06F13/14
摘要： A method and circuit for a data processing system provide virtualized instructions for accessing a partitioned device (e.g., 14, 61) by executing a control instruction (47, 48) to encode and store an access command (CMD) in a data payload with a hardware-inserted partition attribute (LPID) for storage to a command register (25) at a physical address (PA) retrieved from a special purpose register (46) so that the partitioned device (14, 61) can determine if the access command can be performed based on local access control information.
摘要翻译：用于数据处理系统的方法和电路通过执行控制指令（47,48）来提供用于访问分区设备（例如，14,61）的虚拟化指令，以将数据有效载荷中的访问命令（CMD）编码和存储在硬件插入分区属性（LPID），用于存储到从专用寄存器（46）检索的物理地址（PA）处的命令寄存器（25），使得分区设备（14,61）可以确定访问命令是否可以基于本地访问控制信息执行。

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