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    • 34. 发明授权
      US06621112B2 DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication 失效
    • DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
    • DRAM具有垂直晶体管和沟槽电容器存储单元及其制造方法
    • US06621112B2
    • 2003-09-16
    • US09731343
    • 2000-12-06
    • Venkatachalam C. Jaiprakash , Mihel Seitz , Norbert Arnold
    • Venkatachalam C. Jaiprakash , Mihel Seitz , Norbert Arnold
    • H01L27108
    • H01L27/10867
    • A semiconductor Dynamic Random Access Memory (DRAM) cell is fabricated using a vertical access transistor and a storage capacitor formed in a vertical trench. A Shallow Trench Isolation (STI) region is used as a masking region to confine the channel region of the access transistor, the first and second output regions of the access transistor, and a strap region connecting the second output region to the storage capacitor, to a narrow portion of the trench. The so confined second output region of the access transistor has reduced leakage to similar second output regions of adjacent memory cells. Adjacent memory cells can then be placed closer to one another without an increase in leakage and cross-talk between adjacent memory cells.
    • 使用垂直存取晶体管和形成在垂直沟槽中的存储电容器制造半导体动态随机存取存储器（DRAM）单元。 浅沟槽隔离（STI）区域用作屏蔽区域，以将存取晶体管的沟道区域，存取晶体管的第一和第二输出区域以及将第二输出区域连接到存储电容器的带区域限制到 沟槽的一小部分。 存取晶体管的如此限制的第二输出区域减少了泄漏到相邻存储器单元的类似的第二输出区域。 相邻的存储器单元然后可以彼此更靠近地放置，而不会增加相邻存储单元之间的泄漏和串扰。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 35. 发明授权
      US06486675B1 In-situ method for measuring the endpoint of a resist recess etch process 失效
    • In-situ method for measuring the endpoint of a resist recess etch process
    • 用于测量抗蚀剂凹陷蚀刻工艺的端点的原位方法
    • US06486675B1
    • 2002-11-26
    • US09676871
    • 2000-09-29
    • Venkatachalam C. Jaiprakash , Ulrich Mantz
    • Venkatachalam C. Jaiprakash , Ulrich Mantz
    • G01R3111
    • G01B11/0683
    • An in-situ method for measuring the endpoint of a resist recess etch process for DRAM trench cell capacitors to determine the buried plate depth on a semiconductor wafer thereof, including: placing an IR device on the etch chamber; illuminating the surface of a semiconductor wafer during etching to a resist recess depth with IR radiation from the IR device; detecting reflection spectra from the illuminated surface of the semiconductor wafer with an IR detector; performing a frequency analysis of the reflection spectra and providing a corresponding plurality of wave numbers in response thereto; and utilizing calculating device coupled to the IR detector to calculate the resist recess depth at the illuminated portion of the wafer from the plurality of wave numbers corresponding to the reflection spectra.
    • 一种用于测量DRAM沟槽单元电容器的抗蚀剂凹陷蚀刻工艺的端点以确定其半导体晶片上的掩埋板深度的原位方法，包括：将IR器件放置在蚀刻室上; 在IR器件的IR辐射下，将半导体晶片的表面照射到抗蚀剂凹陷深度处; 用IR检测器检测来自半导体晶片的照射表面的反射光谱; 执行反射光谱的频率分析并响应于此提供对应的多个波数; 以及利用耦合到所述IR检测器的计算装置，从对应于所述反射光谱的所述多个波数来计算所述晶片的被照射部分处的抗蚀剂凹陷深度。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 36. 发明授权
      US06849496B2 DRAM with vertical transistor and trench capacitor memory cells and method of fabrication 失效
    • DRAM with vertical transistor and trench capacitor memory cells and method of fabrication
    • DRAM具有垂直晶体管和沟槽电容器存储单元及其制造方法
    • US06849496B2
    • 2005-02-01
    • US10617511
    • 2003-07-11
    • Venkatachalam C. Jaiprakash , Mihel Seitz , Norbert Arnold
    • Venkatachalam C. Jaiprakash , Mihel Seitz , Norbert Arnold
    • H01L21/8242
    • H01L27/10867
    • A semiconductor Dynamic Random Access Memory (DRAM) cell is fabricated using a vertical access transistor and a storage capacitor formed in a vertical trench. A Shallow Trench Isolation (STI) region is used as a masking region to confine the channel region of the access transistor, the first and second output regions of the access transistor, and a strap region connecting the second output region to the storage capacitor, to a narrow portion of the trench. The so confined second output region of the access transistor has reduced leakage to similar second output regions of adjacent memory cells. Adjacent memory cells can then be placed closer to one another without an increase in leakage and cross-talk between adjacent memory cells.
    • 使用垂直存取晶体管和形成在垂直沟槽中的存储电容器制造半导体动态随机存取存储器（DRAM）单元。 浅沟槽隔离（STI）区域用作屏蔽区域，以将存取晶体管的沟道区域，存取晶体管的第一和第二输出区域以及将第二输出区域连接到存储电容器的带区域限制到 沟槽的一小部分。 存取晶体管的如此限制的第二输出区域减少了泄漏到相邻存储器单元的类似的第二输出区域。 相邻的存储器单元然后可以彼此更靠近地放置，而不会增加相邻存储单元之间的泄漏和串扰。
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    • 38. 发明授权
      US06884676B2 Vertical 8F2 cell dram with active area self-aligned to bit line 失效
    • Vertical 8F2 cell dram with active area self-aligned to bit line
    • 垂直8F2单元格，有源区自对齐到位线
    • US06884676B2
    • 2005-04-26
    • US10447065
    • 2003-05-28
    • Norbert Arnold , Venkatachalam C. Jaiprakash
    • Norbert Arnold , Venkatachalam C. Jaiprakash
    • H01L21/8242 , H01L27/108
    • H01L27/10864 , H01L27/10876 , H01L27/10888 , H01L27/10891
    • A memory cell is formed in a memory cell array comprised of a plurality of memory cells arranged in rows and columns. A deep trench structure is formed within a semiconductor substrate and includes at least one conducting region. A patterned bit line structure is formed atop of, and electrically isolated from, the insulating region of the deep trench structure and atop of, but contacting at least part of, regions of the semiconductor substrate. Exposed portions of the semiconductor substrate are etched to form at least one isolation trench adjoining the deep trench structure using the patterned bit line structure as an etch mask. The isolation trench is filled with a dielectric material. A contact region to the conducting region of the deep trench structure is formed within the dielectric material of the isolation trench and is electrically isolated from the bit line structure. A word line structure that connects to the contact region is formed and is at least partly atop of, but electrically isolated from, the bit line structure.
    • 存储单元形成在由排列成行和列的多个存储单元组成的存储单元阵列中。 深沟槽结构形成在半导体衬底内并且包括至少一个导电区域。 图案化的位线结构形成在深沟槽结构的绝缘区域的顶部并与其电隔离，并且与半导体衬底的至少部分区域接触。 蚀刻半导体衬底的暴露部分，以形成与所述深沟槽结构相邻的至少一个隔离沟槽，使用所述图案化位线结构作为蚀刻掩模。 绝缘沟槽填充有电介质材料。 在深沟槽结构的导电区域的接触区域形成在隔离沟槽的电介质材料内，并且与位线结构电绝缘。 形成连接到接触区域的字线结构，并且至少部分地位于位线结构的顶部，但是与位线结构电隔离。
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