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11. 发明申请

US20120144122A1 METHOD AND APPARATUS FOR ACCELERATED SHARED DATA MIGRATION 有权
标题翻译：用于加速共享数据迁移的方法和装置
公开(公告)号：US20120144122A1
公开(公告)日：2012-06-07
申请号：US12962156
申请日：2010-12-07
申请人： Kevin M. Lepak , Vydhyanathan Kalyanasundharam , William A. Hughes , Benjamin Tsien , Greggory D. Donley
发明人： Kevin M. Lepak , Vydhyanathan Kalyanasundharam , William A. Hughes , Benjamin Tsien , Greggory D. Donley
IPC分类号： G06F12/02 , G06F12/00 , G06F12/08
CPC分类号： G06F12/084 , G06F12/0822 , G06F12/0833 , Y02D10/13
摘要： A method and apparatus for accelerated shared data migration between cores is disclosed.
摘要翻译：公开了一种用于在核之间加速共享数据迁移的方法和装置。

12. 发明授权

US07165132B1 Processing node including a plurality of processor cores and an interconnect configurable in a test-mode to cause first and second transaction source indicators to be interchanged 有权
标题翻译：处理节点包括多个处理器核和可配置成测试模式的互连，以使第一和第二事务源指示符互换
公开(公告)号：US07165132B1
公开(公告)日：2007-01-16
申请号：US10956650
申请日：2004-10-01
申请人： Creigton S. Asato , Kevin J. McGrath , William A. Hughes , Vydhyanathan Kalyanasundharam
发明人： Creigton S. Asato , Kevin J. McGrath , William A. Hughes , Vydhyanathan Kalyanasundharam
IPC分类号： G06F13/00 , G06F9/46 , G06F19/00
CPC分类号： G06F15/16
摘要： In one embodiment, a processing node includes a plurality of processor cores and a reconfigurable interconnect. The processing node also includes a controller configured to schedule transactions received from each processor core. The interconnect may be coupled to convey between a first processor core and the controller, transactions that each include a first corresponding indicator that indicates the source of the transaction. The interconnect may also be coupled to convey transactions between a second processor core and the controller, transactions that each include a second corresponding indicator that indicates the source of the transaction. When operating in a first mode, the interconnect is configurable to cause the first indicator to indicate that the corresponding transactions were conveyed from the second processor core and to cause the second indicator to indicate that the corresponding transactions were conveyed from the first processor core.
摘要翻译：在一个实施例中，处理节点包括多个处理器核和可重配置互连。处理节点还包括被配置为调度从每个处理器核心接收的事务的控制器。互连可以被耦合以在第一处理器核心和控制器之间传送，每个事务包括指示事务源的第一对应指示符。互连还可以被耦合以在第二处理器核心和控制器之间传送事务，每个事务包括指示事务源的第二对应指示符。当以第一模式操作时，互连可配置为使得第一指示符指示相应的事务从第二处理器核心传送并使第二指示符指示对应的事务从第一处理器核心传送。

13. 发明申请

US20090037688A1 Communicating between Partitions in a Statically Partitioned Multiprocessing System 有权
标题翻译：在静态分区多处理系统中分区间进行通信
公开(公告)号：US20090037688A1
公开(公告)日：2009-02-05
申请号：US11831102
申请日：2007-07-31
申请人： Vydhyanathan Kalyanasundharam , William A. Hughes , Patrick Conway , Jeffrey Dwork
发明人： Vydhyanathan Kalyanasundharam , William A. Hughes , Patrick Conway , Jeffrey Dwork
IPC分类号： G06F12/06
CPC分类号： G06F15/17
摘要： In one embodiment, a method comprises assigning a unique node number to each of a first plurality of nodes in a first partition of a system and a second plurality of nodes in a second partition of the system. A first memory address space spans first memory included in the first partition and a second memory address space spans second memory included in the second partition. The first memory address space and the second memory address space are generally logically distinct. The method further comprises programming a first address map in the first partition to map the first memory address space to node numbers, wherein the programming comprises mapping a first memory address range within the first memory address space to a first node number assigned to a first node of the second plurality of nodes in the second partition, whereby the first memory address range is mapped to the second partition.
摘要翻译：在一个实施例中，一种方法包括向系统的第一分区中的第一多个节点和系统的第二分区中的第二多个节点中的每一个分配唯一的节点号。第一存储器地址空间跨越包括在第一分区中的第一存储器，并且第二存储器地址空间跨越包括在第二分区中的第二存储器。第一存储器地址空间和第二存储器地址空间通常在逻辑上是不同的。该方法还包括编程第一分区中的第一地址映射以将第一存储器地址空间映射到节点号，其中编程包括将第一存储器地址空间内的第一存储器地址范围映射到分配给第一节点的第一节点号的第二分区中的第二多个节点，由此第一存储器地址范围被映射到第二分区。

14. 发明授权

US08732410B2 Method and apparatus for accelerated shared data migration 有权
标题翻译：加速共享数据迁移的方法和装置
公开(公告)号：US08732410B2
公开(公告)日：2014-05-20
申请号：US12962156
申请日：2010-12-07
申请人： Kevin M. Lepak , Vydhyanathan Kalyanasundharam , William A. Hughes , Benjamin Tsien , Greggory D. Donley
发明人： Kevin M. Lepak , Vydhyanathan Kalyanasundharam , William A. Hughes , Benjamin Tsien , Greggory D. Donley
IPC分类号： G06F12/08
CPC分类号： G06F12/084 , G06F12/0822 , G06F12/0833 , Y02D10/13
摘要： A method and apparatus for accelerated shared data migration between cores. Using an Always Migrate protocol, when a migratory probe hits a directory entry in either modified or owned state, the entry is transitioned to an owned state, and a source done command is sent without sending cache block ownership or state information to the directory.
摘要翻译：一种用于加速内核之间共享数据迁移的方法和装置。使用始终迁移协议，当迁移探测器以修改或归属状态命中目录条目时，该条目将转换为所有状态，并且发送源完成命令，而不向缓存目录发送缓存块所有权或状态信息。

15. 发明授权

US07882327B2 Communicating between partitions in a statically partitioned multiprocessing system 有权
标题翻译：在静态分区的多处理系统中的分区之间进行通信
公开(公告)号：US07882327B2
公开(公告)日：2011-02-01
申请号：US11831102
申请日：2007-07-31
申请人： Vydhyanathan Kalyanasundharam , William A. Hughes , Patrick Conway , Jeffrey Dwork
发明人： Vydhyanathan Kalyanasundharam , William A. Hughes , Patrick Conway , Jeffrey Dwork
IPC分类号： G06F12/02
CPC分类号： G06F15/17
摘要： In one embodiment, a method comprises assigning a unique node number to each of a first plurality of nodes in a first partition of a system and a second plurality of nodes in a second partition of the system. A first memory address space spans first memory included in the first partition and a second memory address space spans second memory included in the second partition. The first memory address space and the second memory address space are generally logically distinct. The method further comprises programming a first address map in the first partition to map the first memory address space to node numbers, wherein the programming comprises mapping a first memory address range within the first memory address space to a first node number assigned to a first node of the second plurality of nodes in the second partition, whereby the first memory address range is mapped to the second partition.
摘要翻译：在一个实施例中，一种方法包括向系统的第一分区中的第一多个节点和系统的第二分区中的第二多个节点中的每一个分配唯一的节点号。第一存储器地址空间跨越包括在第一分区中的第一存储器，并且第二存储器地址空间跨越包括在第二分区中的第二存储器。第一存储器地址空间和第二存储器地址空间通常在逻辑上是不同的。该方法还包括编程第一分区中的第一地址映射以将第一存储器地址空间映射到节点号，其中编程包括将第一存储器地址空间内的第一存储器地址范围映射到分配给第一节点的第一节点号的第二分区中的第二多个节点，由此第一存储器地址范围被映射到第二分区。

16. 发明申请

US20090106498A1 COHERENT DRAM PREFETCHER 审中-公开
标题翻译：相关DRAM预选器
公开(公告)号：US20090106498A1
公开(公告)日：2009-04-23
申请号：US11877311
申请日：2007-10-23
申请人： Kevin Michael Lepak , Gregory William Smaus , William A. Hughes , Vydhyanathan Kalyanasundharam
发明人： Kevin Michael Lepak , Gregory William Smaus , William A. Hughes , Vydhyanathan Kalyanasundharam
IPC分类号： G06F13/28
CPC分类号： G06F12/0862 , G06F12/0815
摘要： A system and method for obtaining coherence permission for speculative prefetched data. A memory controller stores an address of a prefetch memory line in a prefetch buffer. Upon allocation of an entry in the prefetch buffer a snoop of all the caches in the system occurs. Coherency permission information is stored in the prefetch buffer. The corresponding prefetch data may be stored elsewhere. During a subsequent memory access request for a memory address stored in the prefetch buffer, both the coherency information and prefetched data may be already available and the memory access latency is reduced.
摘要翻译：一种用于获取推测预取数据的一致性许可的系统和方法。存储器控制器将预取存储器行的地址存储在预取缓冲器中。在预取缓冲区中分配条目后，会发生系统中所有缓存的窥探。一致性许可信息存储在预取缓冲区中。相应的预取数据可以存储在别处。在存储在预取缓冲器中的存储器地址的后续存储器访问请求期间，一致性信息和预取数据可能已经可用，并且存储器访问等待时间减少。

17. 发明授权

US08996816B2 Method and apparatus for selectively bypassing a cache for trace collection in a processor 有权
标题翻译：用于选择性地绕过高速缓存以用于处理器中的跟踪收集的方法和装置
公开(公告)号：US08996816B2
公开(公告)日：2015-03-31
申请号：US12941576
申请日：2010-11-08
申请人： Greggory D. Donley , Benjamin Tsien , Vydhyanathan Kalyanasundharam , Patrick N. Conway , William A. Hughes
发明人： Greggory D. Donley , Benjamin Tsien , Vydhyanathan Kalyanasundharam , Patrick N. Conway , William A. Hughes
IPC分类号： G06F12/00 , G06F11/36 , G06F12/08
CPC分类号： G06F11/3636 , G06F11/3648 , G06F12/0888
摘要： A method and apparatus for selectively bypassing a cache in a processor of a computing device are disclosed. A mechanism to provide visibility to transactions on the core to a cache interface (e.g., an L3 cache interface) in a trace controller buffer (TCB) for debugging purposes, by causing selected transactions, which would otherwise be satisfied by the cache, to bypass the cache and be presented to the memory system where they may be logged in the TCB is described. In an embodiment of the invention, there is provided a method for providing processing core request visibility comprising bypassing a higher level cache in response to a processing core request, capturing the processing core request in a TCB, providing a mask to filter the processing core request, and returning a transaction response to a requesting processing core.
摘要翻译：公开了一种用于选择性地绕过计算设备的处理器中的高速缓存的方法和装置。通过引起缓存满足的选定事务，绕过控制器缓冲区（TCB）中的高速缓存接口（例如，L3缓存接口）来提供对核心上的事务的可见性的机制，以绕过描述缓存并将其呈现给存储器系统，其中它们可以被登录在TCB中。在本发明的实施例中，提供了一种用于提供处理核心请求可见性的方法，包括响应于处理核心请求绕过较高级别的高速缓存，在TCB中捕获处理核心请求，提供掩码以过滤处理核心请求并将事务响应返回到请求处理核心。

18. 发明申请

US20120117330A1 METHOD AND APPARATUS FOR SELECTIVELY BYPASSING A CACHE FOR TRACE COLLECTION IN A PROCESSOR 有权
标题翻译：用于选择性处理加速器中追踪采集的高速缓存的方法和装置
公开(公告)号：US20120117330A1
公开(公告)日：2012-05-10
申请号：US12941576
申请日：2010-11-08
申请人： Greggory D. Donley , Benjamin Tsien , Vydhyanathan Kalyanasundharam , Patrick N. Conway , William A. Hughes
发明人： Greggory D. Donley , Benjamin Tsien , Vydhyanathan Kalyanasundharam , Patrick N. Conway , William A. Hughes
IPC分类号： G06F12/08
CPC分类号： G06F11/3636 , G06F11/3648 , G06F12/0888
摘要： A method and apparatus for a selectively bypassing a cache in a processor of a computing device are disclosed.
摘要翻译：公开了一种用于选择性地绕过计算设备的处理器中的高速缓存的方法和装置。

19. 发明申请

US20120159080A1 NEIGHBOR CACHE DIRECTORY 审中-公开
标题翻译：邻居缓存目录
公开(公告)号：US20120159080A1
公开(公告)日：2012-06-21
申请号：US12969343
申请日：2010-12-15
申请人： Greggory D. Donley , William A. Hughes , Kevin M. Lepak , Vydhyanathan Kalyanasundharam , Benjamin Tsien
发明人： Greggory D. Donley , William A. Hughes , Kevin M. Lepak , Vydhyanathan Kalyanasundharam , Benjamin Tsien
IPC分类号： G06F12/08
CPC分类号： G06F12/0806 , G06F12/0811 , G06F12/0815 , G06F12/084 , G06F12/0895 , G06F2212/603
摘要： A method and apparatus for utilizing a higher-level cache as a neighbor cache directory in a multi-processor system are provided. In the method and apparatus, when the data field of a portion or all of the cache is unused, a remaining portion of the cache is repurposed for usage as neighbor cache directory. The neighbor cache provides a pointer to another cache in the multi-processor system storing memory data. The neighbor cache directory can be searched in the same manner as a data cache.
摘要翻译：提供了一种用于在多处理器系统中利用高级缓存作为相邻高速缓存目录的方法和装置。在所述方法和装置中，当高速缓存的一部分或全部的数据字段未使用时，高速缓存的剩余部分被重新利用以用作相邻高速缓存目录。邻居缓存提供指向存储存储器数据的多处理器系统中的另一高速缓存的指针。可以以与数据高速缓存相同的方式搜索邻居缓存目录。

20. 发明申请

US20120254526A1 ROUTING, SECURITY AND STORAGE OF SENSITIVE DATA IN RANDOM ACCESS MEMORY (RAM) 审中-公开
标题翻译：敏感数据在随机访问存储器（RAM）中的路由，安全和存储
公开(公告)号：US20120254526A1
公开(公告)日：2012-10-04
申请号：US13073488
申请日：2011-03-28
申请人： Vydhyanathan Kalyanasundharam
发明人： Vydhyanathan Kalyanasundharam
IPC分类号： G06F12/00
CPC分类号： G06F12/1441 , G06F21/6209 , G06F21/78
摘要： A method and apparatus for securely storing and accessing processor state information in random access memory (RAM) at a time when the processor enters an inactive power state.
摘要翻译：一种用于在处理器进入无效功率状态时安全地存储和访问随机存取存储器（RAM）中的处理器状态信息的方法和装置。

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