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    • 6. 发明专利
    • PLL電路
    • PLL电路
    • TWI226151B
    • 2005-01-01
    • TW090116841
    • 2001-07-10
    • NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
    • 佐伯貴範 TAKANORI SAEKI田中利幸 TOSHIYUKI TANAKA
    • H03L
    • H03L7/081H03L7/0891H03L7/1978
    • 本發明旨在提供一種PLL電路,使得在電壓控制振盪器之輸出不會發生混附(spurious),可分數分頻。為達成前述目的,本發明包括分頻電路,將VCO之輸出分頻;相位調整電路,輸入在該分頻電路分頻之相位相異之兩種時計後,輸出將該兩種時計之時間差內分之時間之輸出信號;充電泵,該相位調整電路之輸出輸入相位比較電路,和基準時計比較相位後,產生按照來自該相位比較電路之相差之電壓;以及環濾波器,將按照相差之電壓平滑化後供給VCO;設相位調整電路之時間差之分割值為MF/MD,每隔分頻時計按照MF單位累加,在累加結果超過該MD之情況,把該累加結果除以該MD之餘數設為新的累加結果,將可變分頻電路之分頻比設為N+1,依照累加結果,向該相位調整電路輸出設定在該相位調整電路之時間差之分割值之控制信號,向相位比較電路輸入以分頻比N+ MF/MD將該電壓控制振盪器之輸出分頻之時計。
    • 本发明旨在提供一种PLL电路,使得在电压控制振荡器之输出不会发生混附(spurious),可分数分频。为达成前述目的,本发明包括分频电路,将VCO之输出分频;相位调整电路,输入在该分频电路分频之相位相异之两种时计后,输出将该两种时计之时间差内分之时间之输出信号;充电泵,该相位调整电路之输出输入相位比较电路,和基准时计比较相位后,产生按照来自该相位比较电路之相差之电压;以及环滤波器,将按照相差之电压平滑化后供给VCO;设相位调整电路之时间差之分割值为MF/MD,每隔分频时计按照MF单位累加,在累加结果超过该MD之情况,把该累加结果除以该MD之余数设为新的累加结果,将可变分频电路之分频比设为N+1,依照累加结果,向该相位调整电路输出设置在该相位调整电路之时间差之分割值之控制信号,向相位比较电路输入以分频比N+ MF/MD将该电压控制振荡器之输出分频之时计。
    • 10. 发明专利
    • 用於鎖相迴路電路中壓制雜訊之系統及方法 SYSTEM AND METHOD FOR SUPPRESSING NOISE IN A PHASE-LOCKED LOOP CIRCUIT
    • 用于锁相回路电路中压制噪声之系统及方法 SYSTEM AND METHOD FOR SUPPRESSING NOISE IN A PHASE-LOCKED LOOP CIRCUIT
    • TWI342674B
    • 2011-05-21
    • TW092129621
    • 2003-10-24
    • GCT半導體股份有限公司
    • 安勇和宋英索高儀度李將伍柏中白李京浩
    • H03L
    • H03L7/1978
    • 本發明揭示之用以改良頻率產生器信號雜訊比之系統及方法,壓制內部產生器電路不匹配產生之雜訊及相位雜訊。這是由利用將亂真雜訊信號移到產生器迴路頻寬外之調變架構達成。當以此方式位移,利用如產生器信號路徑上之濾波器可將雜訊去除任何想要程式或整個去除。在一實施例,積分三角調變器控制位於鎖相迴路回授路徑之脈衝吸收(pulse-swallow)分頻器值,以達到想要之雜訊壓制程度。在另一實施例,將輸入到鎖相迴路之參考信號調變,以啟動雜訊壓制。在另一實施例,結合前述之調變形式以達到想要之頻率位移。由這些調變控制可實質上改良頻率產生器之信號雜訊比,同時達到較快之鎖定時間。
    • 本发明揭示之用以改良频率产生器信号噪声比之系统及方法,压制内部产生器电路不匹配产生之噪声及相位噪声。这是由利用将乱真噪声信号移到产生器回路带宽外之调制架构达成。当以此方式位移,利用如产生器信号路径上之滤波器可将噪声去除任何想要进程或整个去除。在一实施例,积分三角调制器控制位于锁相回路回授路径之脉冲吸收(pulse-swallow)分频器值,以达到想要之噪声压制程度。在另一实施例,将输入到锁相回路之参考信号调制,以启动噪声压制。在另一实施例,结合前述之调制形式以达到想要之频率位移。由这些调制控制可实质上改良频率产生器之信号噪声比,同时达到较快之锁定时间。