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1. 发明专利

TWI226151B PLL電路失效
简体标题： PLL电路
公开(公告)号：TWI226151B
公开(公告)日：2005-01-01
申请号：TW090116841
申请日：2001-07-10
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：佐伯貴範 TAKANORI SAEKI , 田中利幸 TOSHIYUKI TANAKA
IPC分类号： H03L
CPC分类号： H03L7/081 , H03L7/0891 , H03L7/1978
摘要：本發明旨在提供一種PLL電路，使得在電壓控制振盪器之輸出不會發生混附(spurious)，可分數分頻。為達成前述目的，本發明包括分頻電路，將VCO之輸出分頻；相位調整電路，輸入在該分頻電路分頻之相位相異之兩種時計後，輸出將該兩種時計之時間差內分之時間之輸出信號；充電泵，該相位調整電路之輸出輸入相位比較電路，和基準時計比較相位後，產生按照來自該相位比較電路之相差之電壓；以及環濾波器，將按照相差之電壓平滑化後供給VCO；設相位調整電路之時間差之分割值為MF/MD，每隔分頻時計按照MF單位累加，在累加結果超過該MD之情況，把該累加結果除以該MD之餘數設為新的累加結果，將可變分頻電路之分頻比設為N+1，依照累加結果，向該相位調整電路輸出設定在該相位調整電路之時間差之分割值之控制信號，向相位比較電路輸入以分頻比N+ MF/MD將該電壓控制振盪器之輸出分頻之時計。
简体摘要：本发明旨在提供一种PLL电路，使得在电压控制振荡器之输出不会发生混附(spurious)，可分数分频。为达成前述目的，本发明包括分频电路，将VCO之输出分频；相位调整电路，输入在该分频电路分频之相位相异之两种时计后，输出将该两种时计之时间差内分之时间之输出信号；充电泵，该相位调整电路之输出输入相位比较电路，和基准时计比较相位后，产生按照来自该相位比较电路之相差之电压；以及环滤波器，将按照相差之电压平滑化后供给VCO；设相位调整电路之时间差之分割值为MF/MD，每隔分频时计按照MF单位累加，在累加结果超过该MD之情况，把该累加结果除以该MD之余数设为新的累加结果，将可变分频电路之分频比设为N+1，依照累加结果，向该相位调整电路输出设置在该相位调整电路之时间差之分割值之控制信号，向相位比较电路输入以分频比N+ MF/MD将该电压控制振荡器之输出分频之时计。

2. 发明专利

TW200605511A 分數除頻電路及使用前述電路之資料傳送裝置失效
简体标题：分数除频电路及使用前述电路之数据发送设备
公开(公告)号：TW200605511A
公开(公告)日：2006-02-01
申请号：TW094103972
申请日：2005-02-05
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：佐伯貴範 TAKANORI SAEKI
IPC分类号： H03L , H03K
CPC分类号： H03K23/546 , H03L7/1974
摘要：〔課題〕提供：電路規模為較小來輸出工作週期比50％的時脈之分數除頻電路；及包含該除頻電路之資料傳送裝置。〔解決手段〕分數除頻電路為包括：整數除頻電路，以複數個主副正反器來構成，並將時脈信號以除頻比1／N(N為整數)來除頻；及邏輯電路，輸入從前述主副正反器之主段以及副段所輸出之複數個信號，而輸出已將前述時脈信號以除頻比2／N予以除頻之工作週期比50％的信號。資料傳送裝置係由：PLL所輸出之倍增時脈；及已以分數除頻電路將倍增時脈予以除頻之時脈以可切換於每一頻道所構成。
简体摘要：〔课题〕提供：电路规模为较小来输出工作周期比50％的时脉之分数除频电路；及包含该除频电路之数据发送设备。〔解决手段〕分数除频电路为包括：整数除频电路，以复数个主副正反器来构成，并将时脉信号以除频比1／N(N为整数)来除频；及逻辑电路，输入从前述主副正反器之主段以及副段所输出之复数个信号，而输出已将前述时脉信号以除频比2／N予以除频之工作周期比50％的信号。数据发送设备系由：PLL所输出之倍增时脉；及已以分数除频电路将倍增时脉予以除频之时脉以可切换于每一频道所构成。

3. 发明专利

TWI310646B 同步裝置及半導體裝置失效
简体标题：同步设备及半导体设备
公开(公告)号：TWI310646B
公开(公告)日：2009-06-01
申请号：TW094129901
申请日：2005-08-31
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：佐伯貴範 TAKANORI SAEKI , 西澤稔 MINORU NISHIZAWA , 中川順志 MASASHI NAKAGAWA , 那須壽和 HISAKAZU NASU
IPC分类号： H04L
CPC分类号： H04J3/0629 , H03M9/00 , H04J3/0602
摘要： [課題] 提供一種裝置,其可在低傳輸延遲的情況下來實現通道間的延遲修正和訊框同步。
[解決手段] 提供一種電路50,其包括一訊框標頭檢測部17,在每個通道上,檢測產生資料訊號及復原時鐘訊號的時鐘兼資料復原電路(CDR)11、產生復原時鐘訊號之分割時鐘的分割電路13、分割時鐘訊號的相位、分割上述裝置內時鐘訊號的時鐘訊號之間的相位差,從將相位差調小的電路14、將從CDR輸出之資料訊號轉換為並列資料的串並轉換電路(SP)12、儲存SP電路之以並列形式輸出的暫存器陣列16和暫存器陣列的輸出來檢測訊框標頭,並輸出檢測訊號,另外,接收各通道的訊框檢測訊號,使檢測最後檢測訊框標頭之通道的電路40、最後檢測之訊框標頭和裝置內時鐘的相位、通道的時序再調整時鐘的分割時鐘的相位調整為幾乎一致,以此方式來進行控制。
简体摘要： [课题] 提供一种设备,其可在低传输延迟的情况下来实现信道间的延迟修正和讯框同步。 [解决手段] 提供一种电路50,其包括一讯框标头检测部17,在每个信道上,检测产生数据信号及复原时钟信号的时钟兼数据复原电路(CDR)11、产生复原时钟信号之分割时钟的分割电路13、分割时钟信号的相位、分割上述设备内时钟信号的时钟信号之间的相位差,从将相位差调小的电路14、将从CDR输出之数据信号转换为并列数据的串并转换电路(SP)12、存储SP电路之以并列形式输出的寄存器数组16和寄存器数组的输出来检测讯框标头,并输出检测信号,另外,接收各信道的讯框检测信号,使检测最后检测讯框标头之信道的电路40、最后检测之讯框标头和设备内时钟的相位、信道的时序再调整时钟的分割时钟的相位调整为几乎一致,以此方式来进行控制。

4. 发明专利

TWI267251B 分數除頻電路及使用前述電路之資料傳送裝置失效
简体标题：分数除频电路及使用前述电路之数据发送设备
公开(公告)号：TWI267251B
公开(公告)日：2006-11-21
申请号：TW094103972
申请日：2005-02-05
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：佐伯貴範 TAKANORI SAEKI
IPC分类号： H03L , H03K
CPC分类号： H03K23/546 , H03L7/1974
摘要：〔課題〕提供：電路規模為較小來輸出工作週期比50%的時脈之分數除頻電路；及包含該除頻電路之資料傳送裝置。〔解決手段〕分數除頻電路為包括：整數除頻電路，以複數個主副正反器來構成，並將時脈信號以除頻比1/N(N為整數)來除頻；及邏輯電路，輸入從前述主副正反器之主段以及副段所輸出之複數個信號，而輸出已將前述時脈信號以除頻比2/N予以除頻之工作週期比50%的信號。資料傳送裝置係由：PLL所輸出之倍增時脈；及已以分數除頻電路將倍增時脈予以除頻之時脈以可切換於每一頻道所構成。
简体摘要：〔课题〕提供：电路规模为较小来输出工作周期比50%的时脉之分数除频电路；及包含该除频电路之数据发送设备。〔解决手段〕分数除频电路为包括：整数除频电路，以复数个主副正反器来构成，并将时脉信号以除频比1/N(N为整数)来除频；及逻辑电路，输入从前述主副正反器之主段以及副段所输出之复数个信号，而输出已将前述时脉信号以除频比2/N予以除频之工作周期比50%的信号。数据发送设备系由：PLL所输出之倍增时脉；及已以分数除频电路将倍增时脉予以除频之时脉以可切换于每一频道所构成。

5. 发明专利

TW200620938A 同步裝置及半導體裝置失效
简体标题：同步设备及半导体设备
公开(公告)号：TW200620938A
公开(公告)日：2006-06-16
申请号：TW094129901
申请日：2005-08-31
申请人： NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：佐伯貴範 TAKANORI SAEKI , 西澤稔 MINORU NISHIZAWA , 中川順志 MASASHI NAKAGAWA , 那須壽和 HISAKAZU NASU
IPC分类号： H04L
CPC分类号： H04J3/0629 , H03M9/00 , H04J3/0602
摘要：〔課題〕提供一種裝置，其可在低傳輸延遲的情況下來實現通道間的延遲修正和訊框同步。〔解決手段〕提供一種電路50，其包括一訊框標頭檢測部17，在每個通道上，檢測產生資料訊號及復原時鐘訊號的時鐘兼資料復原電路(CDR)11、產生復原時鐘訊號之分割時鐘的分割電路13、分割時鐘訊號的相位、分割上述裝置內時鐘訊號的時鐘訊號之間的相位差，從將相位差調小的電路14、將從CDR輸出之資料訊號轉換為並列資料的串並轉換電路(SP)12、儲存SP電路之以並列形式輸出的暫存器陣列16和暫存器陣列的輸出來檢測訊框標頭，並輸出檢測訊號，另外，接收各通道的訊框檢測訊號，使檢測最後檢測訊框標頭之通道的電路40、最後檢測之訊框標頭和裝置內時鐘的相位、通道的時序再調整時鐘的分割時鐘的相位調整為幾乎一致，以此方式來進行控制。
简体摘要：〔课题〕提供一种设备，其可在低传输延迟的情况下来实现信道间的延迟修正和讯框同步。〔解决手段〕提供一种电路50，其包括一讯框标头检测部17，在每个信道上，检测产生数据信号及复原时钟信号的时钟兼数据复原电路(CDR)11、产生复原时钟信号之分割时钟的分割电路13、分割时钟信号的相位、分割上述设备内时钟信号的时钟信号之间的相位差，从将相位差调小的电路14、将从CDR输出之数据信号转换为并列数据的串并转换电路(SP)12、存储SP电路之以并列形式输出的寄存器数组16和寄存器数组的输出来检测讯框标头，并输出检测信号，另外，接收各信道的讯框检测信号，使检测最后检测讯框标头之信道的电路40、最后检测之讯框标头和设备内时钟的相位、信道的时序再调整时钟的分割时钟的相位调整为几乎一致，以此方式来进行控制。

6. 发明专利

TW200428792A 用於並列與串列之間轉換的資料格式轉換器 DATA FORM CONVERTER BETWEEN SERIAL AND PARALLEL 审中-公开
简体标题：用于并列与串行之间转换的数据格式转换器 DATA FORM CONVERTER BETWEEN SERIAL AND PARALLEL
公开(公告)号：TW200428792A
公开(公告)日：2004-12-16
申请号：TW093111994
申请日：2004-04-29
申请人：日本電氣股份有限公司 NEC CORPORATION , NEC電子股份有限公司 NEC ELECTRONICS CORPORATION
发明人：竹內正浩 MASAHIRO TAKEUCHI , 佐伯貴範 TAKANORI SAEKI , 田中憲一 KENICHI TANAKA
IPC分类号： H03M
CPC分类号： H03M9/00
摘要：一種允許以許多不同的轉換率做並列到串列或者串列到並列轉換的資料格式轉換器被揭露。除頻器在頻率上對輸入時脈除以一可變的除頻比率以產生一單一除頻後時脈。資料轉移電路根據該輸入時脈轉移串列輸入資料以輸出n位元並列資料，其中n是根據該可變的除頻比率所決定的。時序重建部份將該n位元並列資料與該單一除頻後時脈取得同步以輸出並列輸出資料。
简体摘要：一种允许以许多不同的转换率做并列到串行或者串行到并列转换的数据格式转换器被揭露。除频器在频率上对输入时脉除以一可变的除频比率以产生一单一除频后时脉。数据转移电路根据该输入时脉转移串行输入数据以输出n比特并列数据，其中n是根据该可变的除频比率所决定的。时序重建部份将该n比特并列数据与该单一除频后时脉取得同步以输出并列输出数据。

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