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1. 发明专利

TW201121033A 位元線植入 BIT LINE IMPLANT 审中-公开
简体标题：比特线植入 BIT LINE IMPLANT
公开(公告)号：TW201121033A
公开(公告)日：2011-06-16
申请号：TW099135687
申请日：2006-10-19
申请人：史班遜有限公司 , 高級微裝置公司
发明人：楊綺玫 , 孫禹 , 雷姆貝馬可T , 錢為東 , 劉台鳳
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L27/115
摘要：本發明揭示一種用於施行位元線植入之方法。該方法包括在半導體裝置（1200）之氧化物-氮化物-氧化物堆疊（1220、1230、1240）上形成一群結構（1410）。該群結構之每一結構包括多晶矽部分（1250）和硬遮罩部分（1260）。該群結構之第一結構（1410）與該群結構之第二結構（1410）分隔少於100奈米（nanometer）。該方法復包括使用該第一結構（1410）和該第二結構（1410）以隔離用於該位元線植入之半導體裝置（1200）之部分。
简体摘要：本发明揭示一种用于施行比特线植入之方法。该方法包括在半导体设备（1200）之氧化物-氮化物-氧化物堆栈（1220、1230、1240）上形成一群结构（1410）。该群结构之每一结构包括多晶硅部分（1250）和硬遮罩部分（1260）。该群结构之第一结构（1410）与该群结构之第二结构（1410）分隔少于100奈米（nanometer）。该方法复包括使用该第一结构（1410）和该第二结构（1410）以隔离用于该比特线植入之半导体设备（1200）之部分。

2. 发明专利

TWI422016B 位元線植入有权
简体标题：比特线植入
公开(公告)号：TWI422016B
公开(公告)日：2014-01-01
申请号：TW099135687
申请日：2006-10-19
申请人：史班遜有限公司 , SPANSION LLC , 高級微裝置公司 , ADVANCED MICRO DEVICES, INC.
发明人：楊綺玫 , YANG, JEAN , 孫禹 , SUN, YU , 雷姆貝馬可T , RAMSBEY, MARK T. , 錢為東 , QIAN, WEIDONG , 劉台鳳 , HUI, ANGELA T.
IPC分类号： H01L27/115 , H01L21/8247
CPC分类号： H01L27/11568 , H01L27/115

3. 发明专利

TW474009B 在周邊電路區域減少抗反射塗層損失之半導體裝置之製造方法有权
简体标题：在周边电路区域减少抗反射涂层损失之半导体设备之制造方法
公开(公告)号：TW474009B
公开(公告)日：2002-01-21
申请号：TW089120842
申请日：2000-10-06
申请人：高級微裝置公司
发明人：蕭繼文 , 馬克 T 瑞斯白 , 孫禹
IPC分类号： H01L
CPC分类号： H01L27/11526 , H01L27/11534 , H01L27/11543 , Y10S438/951
摘要：減少抗反射塗層之損失以提高半導體裝置的周邊電路區域中閘電極結構尺寸精確度，抗反射塗層係於核心記憶單元區域形成圖案及離子植入以便在核心記憶單元區域中形成多個罩膜而後施行之光阻去除時導致。具體實例包括依序蝕刻核心記憶單元區域中堆疊式閘電極結構、光阻之剝除與蝕刻以在周邊電路區域中形成閘電極結構。然後，在核心記憶單元區域中實施多數之罩膜與離子植入，隨後即剝除光阻塗層。
简体摘要：减少抗反射涂层之损失以提高半导体设备的周边电路区域中闸电极结构尺寸精确度，抗反射涂层系于内核记忆单元区域形成图案及离子植入以便在内核记忆单元区域中形成多个罩膜而后施行之光阻去除时导致。具体实例包括依序蚀刻内核记忆单元区域中堆栈式闸电极结构、光阻之剥除与蚀刻以在周边电路区域中形成闸电极结构。然后，在内核记忆单元区域中实施多数之罩膜与离子植入，随后即剥除光阻涂层。

4. 发明专利

TW561532B 虛擬接地陣列之自動對準矽化閘有权
简体标题：虚拟接地数组之自动对准硅化闸
公开(公告)号：TW561532B
公开(公告)日：2003-11-11
申请号：TW091122597
申请日：2002-10-01
申请人：高級微裝置公司
发明人：馬克 T 倫斯比 , 孫禹 , 張稷
IPC分类号： H01L
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/1052 , H01L27/115 , H01L27/11531
摘要：本發明揭露在虛擬接地陣列快閃記憶體元件中對字元線(20)摻雜和自動對準矽化的製程，而不會引起位元線(26)之間的短路。根據本發明之一實施型態，在對多層進行線路製版之前，摻入雜質至字元線(20)，經由該多層，字元線(20)形成於該核心區域內。藉此，該多層會保護字元線(20)之間的基板不會被摻雜，如果被摻雜，就會引起位元線(26)之間的短路。根據本發明的另一實施型態，字元線(20)會曝露出來同時在字元線(20)之間的基板會被區隔材料、介電質、等之材料所保護。該區隔材料、或介電質會防止基板以如同摻雜，也就是會造成位元線(26)之間的短路之方式來自動對準矽化。本發明所揭露的是具有摻雜和自動對準矽化字元線(20)的虛擬接地陣列快閃記憶體元件，而在位元線(26)之間不會造成短路，即使在位元線(26)之間沒有氧化島隔離區域(28)的虛擬接地陣列中，也不會有短路發生。本案代表圖：第1圖10 元件 12 基板14、18 氧化物層 16 氮化物層20 字元線 26 埋入式位元線28 區域 50 記憶胞
简体摘要：本发明揭露在虚拟接地数组闪存组件中对字符线(20)掺杂和自动对准硅化的制程，而不会引起比特线(26)之间的短路。根据本发明之一实施型态，在对多层进行线路制版之前，掺入杂质至字符线(20)，经由该多层，字符线(20)形成于该内核区域内。借此，该多层会保护字符线(20)之间的基板不会被掺杂，如果被掺杂，就会引起比特线(26)之间的短路。根据本发明的另一实施型态，字符线(20)会曝露出来同时在字符线(20)之间的基板会被区隔材料、介电质、等之材料所保护。该区隔材料、或介电质会防止基板以如同掺杂，也就是会造成比特线(26)之间的短路之方式来自动对准硅化。本发明所揭露的是具有掺杂和自动对准硅化字符线(20)的虚拟接地数组闪存组件，而在比特线(26)之间不会造成短路，即使在比特线(26)之间没有氧化岛隔离区域(28)的虚拟接地数组中，也不会有短路发生。本案代表图：第1图10 组件 12 基板14、18 氧化物层 16 氮化物层20 字符线 26 埋入式比特线28 区域 50 记忆胞

5. 发明专利

TW520548B 填埋熱氧化物之淺溝隔離半導體裝置有权
简体标题：填埋热氧化物之浅沟隔离半导体设备
公开(公告)号：TW520548B
公开(公告)日：2003-02-11
申请号：TW088107569
申请日：1999-05-11
申请人：高級微裝置公司 , 富士通股份有限公司
发明人：孫禹 , 劉台鳳 , 何月松 , 鍛治田達也 , 張紹尊 , 張稷 , 陳鴻生
IPC分类号： H01L
CPC分类号： H01L21/7621 , H01L21/76232
摘要：一種產製淺溝隔離半導體之裝置和方法。此方法包括提供製有薄的阻障氧化層之半導體基片構件，在此阻障氧化層上設有複數個間隔開之氮化矽墊之步驟。在間隔開之氮化矽墊之間之區域，具有劃出形成淺隔離渠溝之U形區域，並疊置成氧化矽和多晶矽層。U形區域設鄰接相對著氮化矽墊之氧化物和多晶矽材料之緩衝區域，可在蝕刻形成隔離渠溝期間防止氮化矽之蝕刻。多晶矽進一步蝕刻形成寬的具有傾斜側壁的第二U形區域，此第二U形區域設有相對形成間隔器之緩衝材料，此緩衝材料有助於形成V形隔離渠溝區進入半導體基片構件內達預定的深度，而不會蝕刻到氮化矽墊。V形渠溝接著填埋由熱氧化物方法所生長成之二氧化矽。V形隔離渠溝之上部在經過填埋沉積之二氧化矽後，下一步可進行化學機械研磨處理。
简体摘要：一种产制浅沟隔离半导体之设备和方法。此方法包括提供制有薄的阻障氧化层之半导体基片构件，在此阻障氧化层上设有复数个间隔开之氮化硅垫之步骤。在间隔开之氮化硅垫之间之区域，具有划出形成浅隔离渠沟之U形区域，并叠置成氧化硅和多晶硅层。U形区域设邻接相对着氮化硅垫之氧化物和多晶硅材料之缓冲区域，可在蚀刻形成隔离渠沟期间防止氮化硅之蚀刻。多晶硅进一步蚀刻形成宽的具有倾斜侧壁的第二U形区域，此第二U形区域设有相对形成间隔器之缓冲材料，此缓冲材料有助于形成V形隔离渠沟区进入半导体基片构件内达预定的深度，而不会蚀刻到氮化硅垫。V形渠沟接着填埋由热氧化物方法所生长成之二氧化硅。V形隔离渠沟之上部在经过填埋沉积之二氧化硅后，下一步可进行化学机械研磨处理。

6. 发明专利

TW334591B 使用浮閘裝置作為選擇閘裝置之反及閘快閃記憶體及其偏壓方法失效
简体标题：使用浮闸设备作为选择闸设备之反及闸闪存及其偏压方法
公开(公告)号：TW334591B
公开(公告)日：1998-06-21
申请号：TW085109877
申请日：1996-08-16
申请人：高級微裝置公司
发明人：沙梅爾.哈達德 , 胡仲攸 , 孫禹 , 張稷
IPC分类号： H01L
CPC分类号： G11C16/0483
摘要：本發明在不需要生長多種厚度的氧化物之下，能方便規劃選擇性浮閘裝置並成功抑制未選擇裝置之規劃。本發明較佳實施例利用多重選擇閘裝置，特別地，選擇閘裝置用雙浮閘裝置比使用於目前快閃記憶體中當作一選擇閘裝置的傳統電晶體(或功能為傳統電晶體之裝置)為佳。
简体摘要：本发明在不需要生长多种厚度的氧化物之下，能方便规划选择性浮闸设备并成功抑制未选择设备之规划。本发明较佳实施例利用多重选择闸设备，特别地，选择闸设备用双浮闸设备比使用于目前闪存中当作一选择闸设备的传统晶体管(或功能为传统晶体管之设备)为佳。

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