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1. 发明专利

TWI483355B 模組化積體電路之製造方法有权
简体标题：模块化集成电路之制造方法
公开(公告)号：TWI483355B
公开(公告)日：2015-05-01
申请号：TW100138743
申请日：2011-10-25
申请人：財團法人國家實驗研究院國家晶片系統設計中心 , NATIONAL CHIP IMPLEMENTATION CENTER NATIONAL APPLIED RESEARCH LABORATORIES
发明人：黃俊銘 , HUANG, CHUN MING , 林棋勝 , LIN, CHI SHENG , 陳麒旭 , CHEN, CHI SHI , 吳建明 , WU, CHIEN MING
IPC分类号： H01L23/32 , H01L23/48
CPC分类号： H01L25/18 , H01L23/3121 , H01L23/3128 , H01L23/49861 , H01L24/16 , H01L2224/131 , H01L2224/16225 , H01L2224/16235 , H01L2224/94 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2224/81 , H01L2924/014

2. 发明专利

TW201318116A 模組化積體電路之製造方法审中-公开
简体标题：模块化集成电路之制造方法
公开(公告)号：TW201318116A
公开(公告)日：2013-05-01
申请号：TW100138743
申请日：2011-10-25
申请人：財團法人國家實驗研究院國家晶片系統設計中心 , NATIONAL CHIP IMPLEMENTATION CENTER NATIONAL APPLIED RESEARCH LABORATORIES
发明人：黃俊銘 , HUANG, CHUN MING , 林棋勝 , LIN, CHI SHENG , 陳麒旭 , CHEN, CHI SHI , 吳建明 , WU, CHIEN MING
IPC分类号： H01L23/32 , H01L23/48
CPC分类号： H01L25/18 , H01L23/3121 , H01L23/3128 , H01L23/49861 , H01L24/16 , H01L2224/131 , H01L2224/16225 , H01L2224/16235 , H01L2224/94 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2224/81 , H01L2924/014
摘要：本發明為一種模組化積體電路之製造方法，其包括下列步驟：提供一基座；以及結合一輸出/入模組。提供一基座，基座具有導電支架及第一封裝體，又第一封裝體包覆導電支架時裸露第一接點；結合一輸出/入模組，輸出/入模組包括：第一基材；複數條第一導電柱；及複數個第三接點，又使每一第三接點之另一部與第一接點電性連接。藉由本發明之實施，可以增加積體電路設計的彈性，並可減少研發新製程技術過程中所耗費之時間及成本。
简体摘要：本发明为一种模块化集成电路之制造方法，其包括下列步骤：提供一基座；以及结合一输出/入模块。提供一基座，基座具有导电支架及第一封装体，又第一封装体包覆导电支架时裸露第一接点；结合一输出/入模块，输出/入模块包括：第一基材；复数条第一导电柱；及复数个第三接点，又使每一第三接点之另一部与第一接点电性连接。借由本发明之实施，可以增加集成电路设计的弹性，并可减少研发新制程技术过程中所耗费之时间及成本。

3. 发明专利

TW201301674A 連接座結構組及其連接座結構审中-公开
简体标题：连接座结构组及其连接座结构
公开(公告)号：TW201301674A
公开(公告)日：2013-01-01
申请号：TW100121551
申请日：2011-06-21
申请人：財團法人國家實驗研究院國家晶片系統設計中心 , NATIONAL CHIP IMPLEMENTATION CENTER NATIONAL APPLIED RESEARCH LABORATORIES
发明人：黃俊銘 , HUANG, CHUN MING , 林慧敏 , LIN, HUI MING , 楊智喬 , YANG, CHIH CHYAU , 吳建明 , WU, CHIEN MING , 陳世綸 , CHEN, SHIH LUN
IPC分类号： H01R13/514 , H01R33/76
CPC分类号： H01L25/0655 , H01L23/13 , H01L23/49827 , H01L25/105 , H01L25/16 , H01L2224/32225 , H01L2225/1052 , H01L2225/1064 , H01R13/2435 , H05K1/144 , H05K3/284 , H05K2201/042 , H05K2201/10325 , H05K2201/10378
摘要：本發明係為一種連接座結構組及其連接座結構，其中連接座結構組包括複數連接座結構，而每一連接座結構包括本體、複數導電單元及連接單元。本體包括內層基板及外層基板，而內層基板為板體並具有容納部及嵌設部。另外，導電單元嵌設於嵌設部，連接單元設置於外層基板，而使得連接座結構之間可藉由連接單元彼此連接。藉由本發明的實施，至少可達到回收積體電路、處理器、電路基板或連接座的進步功效，另外也很容易地將電路基板樞設於連接座以堆疊成三維結構，得以快速完成系統建置，並免除難以焊接固定的缺點。
简体摘要：本发明系为一种连接座结构组及其连接座结构，其中连接座结构组包括复数连接座结构，而每一连接座结构包括本体、复数导电单元及连接单元。本体包括内层基板及外层基板，而内层基板为板体并具有容纳部及嵌设部。另外，导电单元嵌设于嵌设部，连接单元设置于外层基板，而使得连接座结构之间可借由连接单元彼此连接。借由本发明的实施，至少可达到回收集成电路、处理器、电路基板或连接座的进步功效，另外也很容易地将电路基板枢设于连接座以堆栈成三维结构，得以快速完成系统建置，并免除难以焊接固定的缺点。

4. 发明专利

TW201115714A 多層系統晶片模組結構 MULTI-LAYERS SYSTEM CHIP MODULE STRUCTURE 审中-公开
简体标题：多层系统芯片模块结构 MULTI-LAYERS SYSTEM CHIP MODULE STRUCTURE
公开(公告)号：TW201115714A
公开(公告)日：2011-05-01
申请号：TW098136383
申请日：2009-10-28
申请人：財團法人國家實驗研究院國家晶片系統設計中心
发明人：黃俊銘 , 吳建明 , 楊智喬 , 陳世綸 , 魏慶隆 , 陳麒旭 , 林棋勝
IPC分类号： H01L
CPC分类号： H05K7/20 , H01L23/49833 , H01L25/0652 , H01L25/0655 , H01L25/0657 , H01L25/105 , H01L2224/16145 , H01L2225/0652 , H01L2225/06572 , H01L2225/1023 , H01L2225/107 , H01L2225/1094 , H05K1/0272 , H05K1/144 , H05K1/181 , H05K3/284 , H05K2201/064 , H05K2201/09063 , H05K2201/10378 , H05K2201/10674 , H05K2201/2018 , H05K2203/1572
摘要：本發明係為一種多層系統晶片模組結構,其包括:電路基板模組層以及連接模組層,連接模組層係設置於兩電路基板模組層之間,用以使其彼此電訊連接,藉此構成多層堆疊之系統晶片模組結構。由於電路基板模組層及連接模組層分別是由多個電路基板模組及多個連接模組所構成,因此可藉由三維立體之方式建構系統晶片模組結構,並使得系統晶片模組的接合關係具有更大的彈性。
简体摘要：本发明系为一种多层系统芯片模块结构,其包括:电路基板模块层以及连接模块层,连接模块层系设置于两电路基板模块层之间,用以使其彼此电讯连接,借此构成多层堆栈之系统芯片模块结构。由于电路基板模块层及连接模块层分别是由多个电路基板模块及多个连接模块所构成,因此可借由三维三維之方式建构系统芯片模块结构,并使得系统芯片模块的接合关系具有更大的弹性。

5. 发明专利

TW201039567A 訊號邊緣遺失偵測器結構 EDGE-MISSING DETECTOR STRUCTURE 失效
简体标题：信号边缘遗失侦测器结构 EDGE-MISSING DETECTOR STRUCTURE
公开(公告)号：TW201039567A
公开(公告)日：2010-11-01
申请号：TW098114399
申请日：2009-04-30
申请人：財團法人國家實驗研究院國家晶片系統設計中心
发明人：簡廷旭 , 林棋勝 , 魏慶隆 , 黃俊銘 , 莊英宗
IPC分类号： H03L
CPC分类号： H03K5/19 , H03K5/1534 , H03L7/0891 , H03L7/10
摘要：本發明係為一種訊號邊緣遺失偵測器結構,其包括:第一偵測單元;第一延遲單元;第一吞噬單元;第二偵測單元;第二延遲單元;以及第二吞噬單元。當第一參考訊號及第一時脈訊號分別輸入訊號邊緣遺失偵測器結構時,可藉由第一偵測單元與第二偵測單元進行偵測,再分別透過第一吞噬單元及第二吞噬單元進行週期吞噬,以產生相位差小於2��之第二參考訊號及第二時脈訊號。而當週期吞噬發生時,則可依發生週期吞噬的次數進行補償,如此便可避免產生週期滑動之問題,進而達到快速鎖相之功效。
简体摘要：本发明系为一种信号边缘遗失侦测器结构,其包括:第一侦测单元;第一延迟单元;第一吞噬单元;第二侦测单元;第二延迟单元;以及第二吞噬单元。当第一参考信号及第一时脉信号分别输入信号边缘遗失侦测器结构时,可借由第一侦测单元与第二侦测单元进行侦测,再分别透过第一吞噬单元及第二吞噬单元进行周期吞噬,以产生相位差小于2��之第二参考信号及第二时脉信号。而当周期吞噬发生时,则可依发生周期吞噬的次数进行补偿,如此便可避免产生周期滑动之问题,进而达到快速锁相之功效。

6. 发明专利

TW201318363A 藉分時多工技術使用電力線進行供電及訊號傳輸之系統审中-公开
简体标题：藉时分复用技术使用电力线进行供电及信号传输之系统
公开(公告)号：TW201318363A
公开(公告)日：2013-05-01
申请号：TW100138744
申请日：2011-10-25
申请人：財團法人國家實驗研究院國家晶片系統設計中心 , NATIONAL CHIP IMPLEMENTATION CENTER NATIONAL APPLIED RESEARCH LABORATORIES
发明人：黃俊銘 , HUANG, CHUN MING , 吳建明 , WU, CHIEN MING , 宋岡能 , SUNG, GANG NENG
IPC分类号： H04B3/54 , H04L5/22
CPC分类号： H04B3/54 , H04B2203/5412 , H04B2203/5416
摘要：本發明為一種藉分時多工技術使用電力線進行供電及訊號傳送之系統，其包括：電力線；電子電路單元；以及控制器。電力線包括第一傳輸線以及第二傳輸線，第一傳輸線串聯有第一開關，使得第一傳輸線被區隔成電源端及負載端。電子電路單元串聯於負載端與第二傳輸線之間，控制器電訊連接並同步控制第一開關及電子電路單元。當第一開關短路時，電源對負載端進行電力傳送，又當第一開關開路時，則電子電路單元透過負載端進行訊號傳送。藉由本發明之實施，能夠使得系統線路簡化，並於進行訊號傳送時能有效降低雜訊。
简体摘要：本发明为一种藉时分复用技术使用电力线进行供电及信号发送之系统，其包括：电力线；电子电路单元；以及控制器。电力线包括第一传输线以及第二传输线，第一传输线串联有第一开关，使得第一传输线被区隔成电源端及负载端。电子电路单元串联于负载端与第二传输线之间，控制器电讯连接并同步控制第一开关及电子电路单元。当第一开关短路时，电源对负载端进行电力发送，又当第一开关开路时，则电子电路单元透过负载端进行信号发送。借由本发明之实施，能够使得系统线路简化，并于进行信号发送时能有效降低噪声。

7. 发明专利

TW201318105A 具有履歷電路單元之晶片結構审中-公开
简体标题：具有履历电路单元之芯片结构
公开(公告)号：TW201318105A
公开(公告)日：2013-05-01
申请号：TW100139648
申请日：2011-10-31
申请人：財團法人國家實驗研究院國家晶片系統設計中心 , NATIONAL CHIP IMPLEMENTATION CENTER NATIONAL APPLIED RESEARCH LABORATORIES
发明人：黃俊銘 , HUANG, CHUN MING , 吳建明 , WU, CHIEN MING , 林棋勝 , LIN, CHI SHENG
IPC分类号： H01L21/70 , G11C7/10
CPC分类号： G01R31/2856 , G01R31/31707
摘要：本發明為一種具有履歷電路單元之晶片結構，其包括：核心電路單元；以及履歷電路單元。履歷電路單元包括：感測單元；紀錄單元；及傳輸單元。感測單元可偵測核心電路單元之狀態資訊並儲存於紀錄單元中或者進一步藉由傳輸單元輸出。藉由本發明之實施，可以有效的紀錄晶片結構之狀態以提供充分的資訊，進而解決晶片結構的可靠度問題。
简体摘要：本发明为一种具有履历电路单元之芯片结构，其包括：内核电路单元；以及履历电路单元。履历电路单元包括：传感单元；纪录单元；及传输单元。传感单元可侦测内核电路单元之状态信息并存储于纪录单元中或者进一步借由传输单元输出。借由本发明之实施，可以有效的纪录芯片结构之状态以提供充分的信息，进而解决芯片结构的可靠度问题。

8. 发明专利

TW201217969A 周邊虛擬化硬體平台系統 VIRTUALIZED PERIPHERAL HARDWARE PLATFORM SYSTEM 审中-公开
简体标题：周边虚拟化硬件平台系统 VIRTUALIZED PERIPHERAL HARDWARE PLATFORM SYSTEM
公开(公告)号：TW201217969A
公开(公告)日：2012-05-01
申请号：TW099136010
申请日：2010-10-22
申请人：財團法人國家實驗研究院國家晶片系統設計中心
发明人：黃俊銘 , 魏慶隆 , 林慧敏 , 吳建明 , 楊凱超 , 張育蒼
IPC分类号： G06F
CPC分类号： G06F13/385 , G06F2213/0058
摘要：本發明係為一種周邊虛擬化硬體平台系統,其包括:第一硬體平台以及軟體平台。軟體平台係執行於第二硬體平台上,並且第一硬體平台又與第二硬體平台信號連接,其中軟體平台可模擬第一硬體平台之周邊行為,還可模擬各種虛擬周邊裝置之輸入,並傳送至第一硬體平台作進一步的運算處理。此外,可將第二硬體平台之周邊接頭模擬成第一硬體平台的周邊接頭,進而減少第一硬體平台所需設置的周邊接頭數量,並可縮小第一硬體平台的體積。
简体摘要：本发明系为一种周边虚拟化硬件平台系统,其包括:第一硬件平台以及软件平台。软件平台系运行于第二硬件平台上,并且第一硬件平台又与第二硬件平台信号连接,其中软件平台可仿真第一硬件平台之周边行为,还可仿真各种虚拟周边设备之输入,并发送至第一硬件平台作进一步的运算处理。此外,可将第二硬件平台之周边接头仿真成第一硬件平台的周边接头,进而减少第一硬件平台所需设置的周边接头数量,并可缩小第一硬件平台的体积。

9. 发明专利

TW201140429A 具有虛擬光碟櫃系統之裝置 DEVICE INCLUDING A VIRTUAL DRIVE SYSTEM 审中-公开
简体标题：具有虚拟光盘柜系统之设备 DEVICE INCLUDING A VIRTUAL DRIVE SYSTEM
公开(公告)号：TW201140429A
公开(公告)日：2011-11-16
申请号：TW099115044
申请日：2010-05-12
申请人：財團法人國家實驗研究院國家晶片系統設計中心
发明人：黃俊銘 , 吳建明 , 錢偉德 , 蔡維昌 , 張育蒼 , 魏慶隆
IPC分类号： G06F
CPC分类号： G06F9/4411
摘要：本發明係為一種具有虛擬光碟櫃系統之裝置,可以將映像檔模擬成放入實體光碟裝置中的光碟。其中,具有虛擬光碟櫃系統之裝置係包括儲存單元、映像檔管理單元及主機介面,而儲存單元內儲存有至少一映像檔,映像檔管理單元係具有一映像檔管理程式,並供選擇映像檔;主機介面係與主機裝置電訊連接,並受映像檔管理程式控制以發送控制訊息至主機裝置,使主機裝置得以辨識與選擇映像檔數量相同之實體光碟裝置。
简体摘要：本发明系为一种具有虚拟光盘柜系统之设备,可以将图像档仿真成放入实体光盘设备中的光盘。其中,具有虚拟光盘柜系统之设备系包括存储单元、图像档管理单元及主机界面,而存储单元内存储有至少一图像档,图像档管理单元系具有一图像档管理进程,并供选择图像档;主机界面系与主机设备电讯连接,并受图像档管理程控以发送控制消息至主机设备,使主机设备得以辨识与选择图像档数量相同之实体光盘设备。

10. 发明专利

TW201044786A 具有全除數範圍之除頻器結構 PROGRAMMABLE FREQUENCY DIVIDER WITH FULL DIVIDING RANGE 失效
简体标题：具有全除数范围之除频器结构 PROGRAMMABLE FREQUENCY DIVIDER WITH FULL DIVIDING RANGE
公开(公告)号：TW201044786A
公开(公告)日：2010-12-16
申请号：TW098119306
申请日：2009-06-10
申请人：財團法人國家實驗研究院國家晶片系統設計中心
发明人：林棋勝 , 簡廷旭 , 魏慶隆 , 黃俊銘 , 莊英宗
IPC分类号： H03K
CPC分类号： H03L7/183 , H03K23/425 , H03L7/0802
摘要：本發明係為一種具有全除數範圍之除頻器結構,其係由複數個2/1除頻器結構串接而成,又每一2/1除頻器結構係包括:第一輸入端;第一輸出端;第二輸入端;第二輸出端;以及第三輸入端。第一輸入端所輸入之第一時脈訊號經2/1除頻器結構進行除頻處理後,由第一輸出端輸出第二時脈訊號,而第二時脈訊號則配合第二輸入端輸入之第一致能訊號與第一時脈訊號以產生第二致能訊號,又第二致能訊號及第三輸入端輸入之第一除數訊號可控制2/1除頻器對第一時脈訊號進行除1或除2之除頻處理。由於全除數除頻器結構可利用串接多個數之2/1除頻器以涵蓋所有除數範圍,因此可提供更彈性之除數設定。
简体摘要：本发明系为一种具有全除数范围之除频器结构,其系由复数个2/1除频器结构串接而成,又每一2/1除频器结构系包括:第一输入端;第一输出端;第二输入端;第二输出端;以及第三输入端。第一输入端所输入之第一时脉信号经2/1除频器结构进行除频处理后,由第一输出端输出第二时脉信号,而第二时脉信号则配合第二输入端输入之第一致能信号与第一时脉信号以产生第二致能信号,又第二致能信号及第三输入端输入之第一除数信号可控制2/1除频器对第一时脉信号进行除1或除2之除频处理。由于全除数除频器结构可利用串接多个数之2/1除频器以涵盖所有除数范围,因此可提供更弹性之除数设置。

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