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1. 发明专利

TW201730769A 記憶體元件审中-公开
简体标题：内存组件
公开(公告)号：TW201730769A
公开(公告)日：2017-09-01
申请号：TW105137416
申请日：2016-11-16
申请人：補丁科技股份有限公司 , PIECEMAKERS TECHNOLOGY, INC.
发明人：丁達剛 , TING, TAH-KANG JOSEPH , 王智彬 , WANG, GYH-BIN , 王明弘 , WANG, MING-HUNG
IPC分类号： G06F12/02 , G06F3/06
CPC分类号： G11C11/4093 , G11C7/103 , G11C7/106 , G11C11/4076 , G11C11/4094 , G11C11/4096 , G11C2207/2272
摘要：記憶體元件包含共用資料匯流排、複數個記憶庫及控制電路。該複數個記憶庫耦接於該共用資料匯流排，並共用該共用資料匯流排。各記憶庫包含儲存元件及資料暫存器。該資料暫存器耦接於該儲存元件與該共用資料匯流排之間，用以儲存讀取自該儲存元件之資料。該控制電路耦接於該儲存元件以及該複數個記憶庫之複數個資料暫存器，用以依據位址訊號與存取訊號來控制各該記憶庫之該儲存元件將該資料輸出至相對應之該資料暫存器，以及依據該位址訊號與可程式延遲時間來控制該複數個資料暫存器將資料自該複數個記憶庫輸出至該共用資料匯流排。
简体摘要：内存组件包含共享数据总线、复数个记忆库及控制电路。该复数个记忆库耦接于该共享数据总线，并共享该共享数据总线。各记忆库包含存储组件及数据寄存器。该数据寄存器耦接于该存储组件与该共享数据总线之间，用以存储读取自该存储组件之数据。该控制电路耦接于该存储组件以及该复数个记忆库之复数个数据寄存器，用以依据位址信号与存取信号来控制各该记忆库之该存储组件将该数据输出至相对应之该数据寄存器，以及依据该位址信号与可进程延迟时间来控制该复数个数据寄存器将数据自该复数个记忆库输出至该共享数据总线。

2. 发明专利

TWI636361B 記憶體元件有权
简体标题：内存组件
公开(公告)号：TWI636361B
公开(公告)日：2018-09-21
申请号：TW105137416
申请日：2016-11-16
申请人：補丁科技股份有限公司 , PIECEMAKERS TECHNOLOGY, INC.
发明人：丁達剛 , TING, TAH-KANG JOSEPH , 王智彬 , WANG, GYH-BIN , 王明弘 , WANG, MING-HUNG
IPC分类号： G06F12/02 , G06F3/06

3. 发明专利

TWI628668B 記憶體架構有权
简体标题：内存架构
公开(公告)号：TWI628668B
公开(公告)日：2018-07-01
申请号：TW106123283
申请日：2017-07-12
申请人：補丁科技股份有限公司 , PIECEMAKERS TECHNOLOGY, INC.
发明人：王明弘 , WANG, MING-HUNG , 王智彬 , WANG, GYH-BIN , 丁達剛 , TING, TAH-KANG JOSEPH
IPC分类号： G11C8/08 , G11C8/14

4. 发明专利

TW201812755A 記憶體架構审中-公开
简体标题：内存架构
公开(公告)号：TW201812755A
公开(公告)日：2018-04-01
申请号：TW106123283
申请日：2017-07-12
申请人：補丁科技股份有限公司 , PIECEMAKERS TECHNOLOGY, INC.
发明人：王明弘 , WANG, MING-HUNG , 王智彬 , WANG, GYH-BIN , 丁達剛 , TING, TAH-KANG JOSEPH
IPC分类号： G11C8/08 , G11C8/14
CPC分类号： G11C8/12 , G11C7/065 , G11C7/12 , G11C8/10
摘要：一種記憶體架構包含K條第一控制線、M組第二控制線以及一記憶體單元陣列。K與M為正整數。每一組第二控制線包含至少一條第二控制線。該記憶體單元陣列包含M個記憶庫。該M個記憶庫均耦接於該K條第一控制線。並分別依據M個庫選取訊號而被選取，以經由該K條第一控制線接收共用之一組第一控制訊號。該M個記憶庫分別耦接於該M組第二控制線，以及分別經由該M組第二控制線接收彼此獨立之M組第二控制訊號。每一記憶庫依據相對應之庫選取訊號、該組第一控制訊號以及相對應之一組第二控制訊號來執行行選取操作與感應放大操作的其中之一。
简体摘要：一种内存架构包含K条第一控制线、M组第二控制线以及一内存单元数组。K与M为正整数。每一组第二控制线包含至少一条第二控制线。该内存单元数组包含M个记忆库。该M个记忆库均耦接于该K条第一控制线。并分别依据M个库选取信号而被选取，以经由该K条第一控制线接收共享之一组第一控制信号。该M个记忆库分别耦接于该M组第二控制线，以及分别经由该M组第二控制线接收彼此独立之M组第二控制信号。每一记忆库依据相对应之库选取信号、该组第一控制信号以及相对应之一组第二控制信号来运行行选取操作与感应放大操作的其中之一。

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