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1. 发明专利

TW543183B 半導體裝置及其製造方法以及設計方法失效
简体标题：半导体设备及其制造方法以及设计方法
公开(公告)号：TW543183B
公开(公告)日：2003-07-21
申请号：TW090126651
申请日：2001-10-26
申请人：日立製作所股份有限公司 , 日立超愛爾愛斯愛系統股份有限公司
发明人：黑田謙一 , 渡部浩三 , 山本裕彥
IPC分类号： H01L
CPC分类号： H01L23/5283 , H01L21/31053 , H01L21/74 , H01L21/76224 , H01L21/76229 , H01L23/522 , H01L23/528 , H01L23/53228 , H01L27/0207 , H01L27/11807 , H01L29/0649 , H01L29/0653 , H01L29/0692 , H01L29/4925 , H01L2924/0002 , H01L2924/00
摘要：本發明係提供一種技術，能不招致製造製程時間之增加，並能提高埋入複數個凹部之構件之表面之平坦性之技術。
本發明課題之解決手段係利用將相對面積大之第1虛擬圖案DP1與相對面積小之第2虛擬圖案DP2配置於虛擬區域FA，而可以配置虛擬圖案直到元件形成區域DA與虛擬區域FA之邊界BL為止。藉此，就能在虛擬區域FA之全域提高埋入分離溝內之氧化矽膜之表面之平坦性。進而，由於以上述第1虛擬圖案DP1佔虛擬區域FA之中相對寬廣之區域，而能夠抑制遮罩之資料量增加。
简体摘要：本发明系提供一种技术，能不招致制造制程时间之增加，并能提高埋入复数个凹部之构件之表面之平坦性之技术。本发明课题之解决手段系利用将相对面积大之第1虚拟图案DP1与相对面积小之第2虚拟图案DP2配置于虚拟区域FA，而可以配置虚拟图案直到组件形成区域DA与虚拟区域FA之边界BL为止。借此，就能在虚拟区域FA之全域提高埋入分离沟内之氧化硅膜之表面之平坦性。进而，由于以上述第1虚拟图案DP1占虚拟区域FA之中相对宽广之区域，而能够抑制遮罩之数据量增加。

2. 发明专利

TW518745B 半導體裝置及其製造方法失效
简体标题：半导体设备及其制造方法
公开(公告)号：TW518745B
公开(公告)日：2003-01-21
申请号：TW090126194
申请日：2001-10-23
申请人：日立製作所股份有限公司
发明人：青野英樹 , 奧山幸祐 , 渡部浩三 , 黑田謙一
IPC分类号： H01L
CPC分类号： H01L27/092 , H01L21/823807 , H01L21/823814 , H01L27/105
摘要： [課題]提高具備複數個場效電晶體的半導體裝置的熱載子耐性。[解決手段]在構成輸入初段的反相器電路INV1的pMISQp1以及 nMISQn1不配設短通道效應抑制用的半導體區域，在次段以後的反相器電路INV2a、INV2b的pMISQp2以及 DM1SQn2配設短通道效應抑制用的半導體區域。
简体摘要： [课题]提高具备复数个场效应管的半导体设备的热载子耐性。[解决手段]在构成输入初段的反相器电路INV1的pMISQp1以及 nMISQn1不配设短信道效应抑制用的半导体区域，在次段以后的反相器电路INV2a、INV2b的pMISQp2以及 DM1SQn2配设短信道效应抑制用的半导体区域。

3. 发明专利

TW508802B 半導體積體電路裝置及其製造方法失效
简体标题：半导体集成电路设备及其制造方法
公开(公告)号：TW508802B
公开(公告)日：2002-11-01
申请号：TW090123809
申请日：2001-09-26
申请人：日立製作所股份有限公司
发明人：黑田謙一 , 渡部浩三
IPC分类号： H01L
CPC分类号： H01L27/10894 , H01L21/76895 , H01L21/76897 , H01L21/823814 , H01L21/823835 , H01L27/105 , H01L27/10873 , H01L29/4941
摘要：【課題】
提供降低資訊轉送用MISFET的源極/汲極部中的遺漏電流，可對應元件的微細化之技術。
【解決手段】
以多晶矽膜9a與W膜9b的疊層膜構成記憶胞形成區域的資訊轉送用MISFETQs的閘電極9，以多晶矽膜9a與CoSi層20的疊層膜構成周邊電路形成區域的n通道型MISFETQn1以及p通道型 MISFETQp1、Qp2的閘電極9s，而且，在這些MISFET的源極以及汲極上形成CoSi層20，但是在資訊轉送用MISFET的源褪以及汲極上不形成 CoSi層。其結果可提高記憶胞的再新特性。而且，在 CoSi層20上可精度良好地形成接觸孔27、28。
简体摘要：【课题】提供降低信息转送用MISFET的源极/汲极部中的遗漏电流，可对应组件的微细化之技术。【解决手段】以多晶硅膜9a与W膜9b的叠层膜构成记忆胞形成区域的信息转送用MISFETQs的闸电极9，以多晶硅膜9a与CoSi层20的叠层膜构成周边电路形成区域的n信道型MISFETQn1以及p信道型 MISFETQp1、Qp2的闸电极9s，而且，在这些MISFET的源极以及汲极上形成CoSi层20，但是在信息转送用MISFET的源褪以及汲极上不形成 CoSi层。其结果可提高记忆胞的再新特性。而且，在 CoSi层20上可精度良好地形成接触孔27、28。

4. 发明专利

TW544862B 半導體積體電路裝置之製造方法失效
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW544862B
公开(公告)日：2003-08-01
申请号：TW091112432
申请日：2002-06-07
申请人：日立製作所股份有限公司
发明人：山中俊明 , 西田彰男 , 吉田安子 , 池田修二 , 黑田謙一 , 蒲原史郎 , 木村紳一郎 , 村上英一 , 松岡秀行 , 南正隆
IPC分类号： H01L
CPC分类号： H01L21/823807 , H01L21/2652 , H01L21/823842 , H01L21/823892
摘要：【課題】
井、通道中止層、閘電極、啟始值調整用的離子植入等，僅需該種類數目的光罩，有製程增大、製造成本升高的問題。【解決手段】
兼用井形成時的光阻罩幕，設定低Vth的NMIS與高Vth的PMIS的區域，藉由在NMIS與 PMIS共通的開口部的光阻罩幕，以一次離子植入製程設定高Vth的NMIS與低Vth的PMIS的區域。而且，在閘極氧化後，透過非品質矽膜，進行對井、通道、閘電極的離子植入。【功效】
可藉由複數個CMIS的啟始值電壓的設定或兩極性的閘電極更少的光阻製程來實現。
简体摘要：【课题】井、信道中止层、闸电极、启始值调整用的离子植入等，仅需该种类数目的光罩，有制程增大、制造成本升高的问题。【解决手段】兼用井形成时的光阻罩幕，设置低Vth的NMIS与高Vth的PMIS的区域，借由在NMIS与 PMIS共通的开口部的光阻罩幕，以一次离子植入制程设置高Vth的NMIS与低Vth的PMIS的区域。而且，在闸极氧化后，透过非品质硅膜，进行对井、信道、闸电极的离子植入。【功效】可借由复数个CMIS的启始值电压的设置或两极性的闸电极更少的光阻制程来实现。

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