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1. 发明专利

TWI690059B 半導體結構及其製造方法有权
简体标题：半导体结构及其制造方法
公开(公告)号：TWI690059B
公开(公告)日：2020-04-01
申请号：TW107137828
申请日：2018-10-25
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：林孟漢 , LIN, MENG-HAN , 邱德馨 , CHIU, TE-HSIN , 吳偉成 , WU, WEI-CHENG , 鄧立峯 , TENG, LI-FENG , 張健宏 , CHANG, CHIEN-HUNG
IPC分类号： H01L27/115 , B24B37/10

2. 发明专利

TWI674663B 積體晶片及其形成方法有权
简体标题：积体芯片及其形成方法
公开(公告)号：TWI674663B
公开(公告)日：2019-10-11
申请号：TW107125860
申请日：2018-07-26
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：吳偉成 , WU, WEI-CHENG , 張健宏 , CHANG, CHIEN-HUNG
IPC分类号： H01L27/115 , H01L23/528 , H01L23/522

3. 发明专利

TW201919205A 半導體結構及其製造方法审中-公开
简体标题：半导体结构及其制造方法
公开(公告)号：TW201919205A
公开(公告)日：2019-05-16
申请号：TW107137828
申请日：2018-10-25
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：林孟漢 , LIN, MENG-HAN , 邱德馨 , CHIU, TE-HSIN , 吳偉成 , WU, WEI-CHENG , 鄧立峯 , TENG, LI-FENG , 張健宏 , CHANG, CHIEN-HUNG
IPC分类号： H01L27/115 , B24B37/10
CPC分类号： H01L27/11286 , H01L21/76229 , H01L21/765 , H01L23/562 , H01L27/11524 , H01L27/11534 , H01L27/11546 , H01L29/0649 , H01L29/40114 , H01L29/404 , H01L29/66825
摘要：提供一種半導體結構，包括半導體基底及至少一個圖案化的介電層。半導體基底包括半導體部分、至少一個第一元件、至少一個第二元件與至少一個第一虛設環。至少一個第一元件設置於被半導體部分環繞的第一區。至少一個第二元件與至少一個第一虛設環設置於第二區上，且第二區環繞第一區。至少一個圖案化的介電層覆蓋半導體基底。
简体摘要：提供一种半导体结构，包括半导体基底及至少一个图案化的介电层。半导体基底包括半导体部分、至少一个第一组件、至少一个第二组件与至少一个第一虚设环。至少一个第一组件设置于被半导体部分环绕的第一区。至少一个第二组件与至少一个第一虚设环设置于第二区上，且第二区环绕第一区。至少一个图案化的介电层覆盖半导体基底。

4. 发明专利

TW201911540A 積體晶片及其形成方法审中-公开
简体标题：积体芯片及其形成方法
公开(公告)号：TW201911540A
公开(公告)日：2019-03-16
申请号：TW107125860
申请日：2018-07-26
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：吳偉成 , WU, WEI-CHENG , 張健宏 , CHANG, CHIEN-HUNG
IPC分类号： H01L27/115 , H01L23/528 , H01L23/522
摘要：在一些實施例中，本揭露內容是關於一種積體晶片。積體晶片包含：邏輯區域，具有安置於基底內之多個電晶體元件；嵌入式記憶體區域，具有安置於基底內之多個記憶體元件；以及邊界區域，使邏輯區域與嵌入式記憶體區域分離。邊界區域包含具有第一上部表面及在第一上部表面下方之第二上部表面的第一隔離結構。藉由上覆於第一隔離結構的內部側壁來耦接第一上部表面及第二上部表面。邊界區域更包含：記憶體壁，配置於第二上部表面上且包圍嵌入式記憶體區域；以及邏輯壁，配置於第一上部表面上且包圍記憶體壁。邏輯壁具有在多個記憶體元件及記憶體壁上方的上部表面。
简体摘要：在一些实施例中，本揭露内容是关于一种积体芯片。积体芯片包含：逻辑区域，具有安置于基底内之多个晶体管组件；嵌入式内存区域，具有安置于基底内之多个内存组件；以及边界区域，使逻辑区域与嵌入式内存区域分离。边界区域包含具有第一上部表面及在第一上部表面下方之第二上部表面的第一隔离结构。借由上覆于第一隔离结构的内部侧壁来耦接第一上部表面及第二上部表面。边界区域更包含：内存壁，配置于第二上部表面上且包围嵌入式内存区域；以及逻辑壁，配置于第一上部表面上且包围内存壁。逻辑壁具有在多个内存组件及内存壁上方的上部表面。

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