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1. 发明专利

TW424322B 雙筒型堆疊式電容器的製造方法及其結構有权
简体标题：双筒型堆栈式电容器的制造方法及其结构
公开(公告)号：TW424322B
公开(公告)日：2001-03-01
申请号：TW087115143
申请日：1998-09-11
申请人：台灣積體電路製造股份有限公司
发明人：黃國欽 , 李豫華 , 吳振銘 , 江文銓
IPC分类号： H01L
摘要：本發明係揭露一種積體電路之DRAM中雙筒型堆疊式電容器(Duplicate-Cylindrical Stack Capacitor)的製造方法及其結構。以雙筒型電容器下層電極結構之製作，可解決因複晶矽插塞凹陷過深及對不準誤差過大時，造成氧化層過度蝕刻，而導致電性元件接觸不良且產品良率降低的問題，亦可有效增加電容器下層電極的表面積，以提高電容器之電容量。
简体摘要：本发明系揭露一种集成电路之DRAM中双筒型堆栈式电容器(Duplicate-Cylindrical Stack Capacitor)的制造方法及其结构。以双筒型电容器下层电极结构之制作，可解决因复晶硅插塞凹陷过深及对不准误差过大时，造成氧化层过度蚀刻，而导致电性组件接触不良且产品良率降低的问题，亦可有效增加电容器下层电极的表面积，以提高电容器之电容量。

2. 发明专利

TW484209B 積體電路中DRAM結構的製作方法失效
简体标题：集成电路中DRAM结构的制作方法
公开(公告)号：TW484209B
公开(公告)日：2002-04-21
申请号：TW087108018
申请日：1998-05-25
申请人：台灣積體電路製造股份有限公司
发明人：李豫華 , 吳振銘 , 江文銓
IPC分类号： H01L
摘要：本發明係有關積體電路中DRAM結構的製作方法，尤其是指其中一種圖案化電容器結構與同時完成介層孔蝕刻的方法。其製程步驟主要包括有：首先，於一包含有基板、第一介電層、第一氮化矽層、第一導電層、電容器介電層與第二導電層之電容器結構上，依序形成第二介電層與第二氮化矽層；然後，經光阻圖案，以第一次蝕刻，蝕刻第二氮化矽層、第二介電層、第二導電層、電容器介電層、第一導電層與第一氮化矽層，直至第一介電層，以分隔電容器結構；之後，形成一均勻被覆之第三氮化矽層，然後進行回蝕刻，以在介層孔兩側形成間隙壁結構；最後，進行第二次介層孔蝕刻，而完成介層孔之製作。
简体摘要：本发明系有关集成电路中DRAM结构的制作方法，尤其是指其中一种图案化电容器结构与同时完成介层孔蚀刻的方法。其制程步骤主要包括有：首先，于一包含有基板、第一介电层、第一氮化硅层、第一导电层、电容器介电层与第二导电层之电容器结构上，依序形成第二介电层与第二氮化硅层；然后，经光阻图案，以第一次蚀刻，蚀刻第二氮化硅层、第二介电层、第二导电层、电容器介电层、第一导电层与第一氮化硅层，直至第一介电层，以分隔电容器结构；之后，形成一均匀被覆之第三氮化硅层，然后进行回蚀刻，以在介层孔两侧形成间隙壁结构；最后，进行第二次介层孔蚀刻，而完成介层孔之制作。

3. 发明专利

TW472364B 嵌入式動態隨機存取記憶體元件的製造方法有权
简体标题：嵌入式动态随机存取内存组件的制造方法
公开(公告)号：TW472364B
公开(公告)日：2002-01-11
申请号：TW089120973
申请日：2000-10-07
申请人：台灣積體電路製造股份有限公司
发明人：王銓中 , 林承勇 , 江文銓
IPC分类号： H01L
摘要：本發明提供一種新穎的嵌入式動態隨機存取記憶體元件的製造方法，適用於0.13μm或以下的製程。本發明之製造方法包括在邏輯電路區域形成第一光阻圖案PR1以覆蓋住部分的複晶矽層，然後在記憶體單元區域植入離子以形成摻雜複晶矽區塊。本發明的製造方法亦包括，同時利用第一罩幕S1以及第二罩幕S2當作蝕刻罩幕，並且利用非等向蝕刻步驟，以形成記憶體單元區域的閘褪以及邏輯電路區域的閘極。並且，本發明的製造方法包括利用光阻圖案PR5當作離子植入罩幕，然後在邏輯電路區域植入離子以形成當作源極/汲極用的第二離子摻雜區域D2的步驟，亦即，在記憶體單元區域之電容器形成之後，形成邏輯電路區域的源極/汲極，藉此，能夠防止邏輯電路區域之源極/汲極因後續一連串的熱製程而擴散。
简体摘要：本发明提供一种新颖的嵌入式动态随机存取内存组件的制造方法，适用于0.13μm或以下的制程。本发明之制造方法包括在逻辑电路区域形成第一光阻图案PR1以覆盖住部分的复晶硅层，然后在内存单元区域植入离子以形成掺杂复晶硅区块。本发明的制造方法亦包括，同时利用第一罩幕S1以及第二罩幕S2当作蚀刻罩幕，并且利用非等向蚀刻步骤，以形成内存单元区域的闸褪以及逻辑电路区域的闸极。并且，本发明的制造方法包括利用光阻图案PR5当作离子植入罩幕，然后在逻辑电路区域植入离子以形成当作源极/汲极用的第二离子掺杂区域D2的步骤，亦即，在内存单元区域之电容器形成之后，形成逻辑电路区域的源极/汲极，借此，能够防止逻辑电路区域之源极/汲极因后续一连串的热制程而扩散。

4. 发明专利

TW410473B 具有蝕刻容忍度之動態隨機存取記憶體電容器的製造方法有权
简体标题：具有蚀刻容忍度之动态随机存取内存电容器的制造方法
公开(公告)号：TW410473B
公开(公告)日：2000-11-01
申请号：TW088107971
申请日：1999-05-17
申请人：台灣積體電路製造股份有限公司
发明人：江文銓 , 吳振銘 , 蔣敏雄
IPC分类号： H01L
摘要：本發明提供一種具有蝕刻容忍度之動態隨機存取記憶體電容器的製造方法，其首先於形成覆蓋電晶體及位元線之絕緣層後，再依序形成一蝕刻停止層及其表面之絕緣層,隨之,於形成一與電晶體源極連通之接觸插塞後,去除蝕刻停止層表面之絕緣層使接觸插塞突出於蝕刻停止層上方，然後再形成另一蝕刻停止層及其表面之絕緣層，如此，於進行電容器之蝕刻步驟時，由於接觸插塞表面之蝕刻停止層突出一既定高度，故可使蝕刻偵測終點位置提高，避免後續過蝕刻(overetch)製程所導致之電容器與位元線短路的問題。
简体摘要：本发明提供一种具有蚀刻容忍度之动态随机存取内存电容器的制造方法，其首先于形成覆盖晶体管及比特线之绝缘层后，再依序形成一蚀刻停止层及其表面之绝缘层,随之,于形成一与晶体管源极连通之接触插塞后,去除蚀刻停止层表面之绝缘层使接触插塞突出于蚀刻停止层上方，然后再形成另一蚀刻停止层及其表面之绝缘层，如此，于进行电容器之蚀刻步骤时，由于接触插塞表面之蚀刻停止层突出一既定高度，故可使蚀刻侦测终点位置提高，避免后续过蚀刻(overetch)制程所导致之电容器与比特线短路的问题。

5. 发明专利

TW393730B 高深寬比之接觸窗的蝕刻方法有权
简体标题：高深宽比之接触窗的蚀刻方法
公开(公告)号：TW393730B
公开(公告)日：2000-06-11
申请号：TW087121827
申请日：1998-12-29
申请人：台灣積體電路製造股份有限公司
发明人：江文銓 , 楊寶如 , 蔡嘉雄
IPC分类号： H01L
摘要：本發明提供一種高深寬比之接觸窗的蝕刻方法，根據本發明之方法，可形成截面輪廓(profile)良好之接觸窗，同時具有較佳的蝕刻選擇性，可避免對底層造成損失。本發明的方法，包括下列步驟:(a)將晶圓置於一乾蝕刻機之反應室中；(b)依次以第一製程氣體、第二製程氣體蝕刻該氧化矽層；以及(c)以第三製程氣體進行過度蝕刻。在上述中，第一製程氣體之蝕刻非等向性優於第二製程氣體，第二製程氣體之蝕刻速率大於第一製程氣體，以及第三製程氣體之蝕刻選擇性大於第二製程氣體。
简体摘要：本发明提供一种高深宽比之接触窗的蚀刻方法，根据本发明之方法，可形成截面轮廓(profile)良好之接触窗，同时具有较佳的蚀刻选择性，可避免对底层造成损失。本发明的方法，包括下列步骤:(a)将晶圆置于一干蚀刻机之反应室中；(b)依次以第一制程气体、第二制程气体蚀刻该氧化硅层；以及(c)以第三制程气体进行过度蚀刻。在上述中，第一制程气体之蚀刻非等向性优于第二制程气体，第二制程气体之蚀刻速率大于第一制程气体，以及第三制程气体之蚀刻选择性大于第二制程气体。

6. 发明专利

TW522525B 嵌入式動態隨機存取記憶體的製造方法有权
简体标题：嵌入式动态随机存取内存的制造方法
公开(公告)号：TW522525B
公开(公告)日：2003-03-01
申请号：TW091113357
申请日：1999-06-08
申请人：台灣積體電路製造股份有限公司
发明人：蔣敏雄 , 江文銓 , 吳振銘 , 應澤亮
IPC分类号： H01L
摘要：本發明提供一種嵌入式(embedded)動態隨機存取記憶體的製造方法，其首先於記憶體單元區域之電容器形成後，再於邏輯電路區域以兩階段方式形成金屬接觸插塞，因此，由於後續已無高溫製程，故可以金屬材料取代n型離子摻雜複晶矽材料之接觸插塞，改善以往n型離子複晶矽材料無法與p型源極/汲極接觸的缺點，此外，於邏輯電路區域分兩階段形成金屬接觸插塞(contact plug)，可以解決習知深寬比(aspect ratio)過大的問題。
简体摘要：本发明提供一种嵌入式(embedded)动态随机存取内存的制造方法，其首先于内存单元区域之电容器形成后，再于逻辑电路区域以两阶段方式形成金属接触插塞，因此，由于后续已无高温制程，故可以金属材料取代n型离子掺杂复晶硅材料之接触插塞，改善以往n型离子复晶硅材料无法与p型源极/汲极接触的缺点，此外，于逻辑电路区域分两阶段形成金属接触插塞(contact plug)，可以解决习知深宽比(aspect ratio)过大的问题。

7. 发明专利

TW510016B 消弭導電層結構間介電層中鎖孔問題的方法有权
简体标题：消弭导电层结构间介电层中锁孔问题的方法
公开(公告)号：TW510016B
公开(公告)日：2002-11-11
申请号：TW088107566
申请日：1999-05-11
申请人：台灣積體電路製造股份有限公司
发明人：黃國欽 , 應澤亮 , 江文銓
IPC分类号： H01L
摘要：本發明係揭露一種消弭導電層結構間介電層中鎖孔(key hole)問題的方法，以二階段製作導電層結構之間隙壁，可避免傳統導電層結構之間隙壁上端過寬(over hang)而造成介電層中之鎖孔問題，以解決後續所製作的兩電容器間短路的現象。首先，依一般製程步驟形成導電層結構；接著，沉積第一間隙壁介電質層，並蝕刻之以形成第一間隙壁，再接著沉積第二間隙壁介電質層，並蝕刻之以形成第二間隙壁；最後，沉積導電層結構間介電層，將不會產生鎖孔。
简体摘要：本发明系揭露一种消弭导电层结构间介电层中锁孔(key hole)问题的方法，以二阶段制作导电层结构之间隙壁，可避免传统导电层结构之间隙壁上端过宽(over hang)而造成介电层中之锁孔问题，以解决后续所制作的两电容器间短路的现象。首先，依一般制程步骤形成导电层结构；接着，沉积第一间隙壁介电质层，并蚀刻之以形成第一间隙壁，再接着沉积第二间隙壁介电质层，并蚀刻之以形成第二间隙壁；最后，沉积导电层结构间介电层，将不会产生锁孔。

8. 发明专利

TW498499B 單電晶體隨機存取記憶體之埋入式堆疊電容器形成方法有权
简体标题：单晶体管随机存取内存之埋入式堆栈电容器形成方法
公开(公告)号：TW498499B
公开(公告)日：2002-08-11
申请号：TW090119987
申请日：2001-08-15
申请人：台灣積體電路製造股份有限公司
发明人：陳文正 , 黃國欽 , 王銓中 , 江文銓
IPC分类号： H01L
摘要：一種單電晶體隨機存取記憶體之埋入式堆疊電容器底部電極形成方法，其包括了下列步驟：先依序形成墊氧化層、第一氮化層於一半導體基底上。再除去部份墊氧化層、第一氮化層及半導體基底，以形成溝渠於半導體基底中。然後沈積溝渠填充材質於溝渠之中及第一氮化層之上。接著化學機械研磨溝渠填充材質直至第一氮化層全部暴露出來為止。隨後形成電容節點氧化層於第一氮化層以及淺溝渠式隔離區域上。然後形成第一光阻圖案於電容節點氧化層上，以定義埋入式堆疊電容器區域。接著以第一光阻圖案為罩幕及第一氮化層為硬罩幕，施以自對準蝕刻製程，以移除裸露之電容節點氧化層及淺溝渠式隔離區域之氧化層。然後回蝕與凹陷區鄰近的第一氮化層之正下方的部份墊氧化層、位於第一光阻圖案之正下方的部份電容節點氧化層。再去除第一光阻圖案。然後回蝕與凹陷區鄰近的部份第一氮化層，以暴露出與凹陷區鄰近的部份半導體基底。隨後對暴露出來的半導體基底進行離子佈植，以形成一離子摻雜區。接著形成一第一複晶矽層於半導體基底之上。然後對第一複晶矽層進行離子佈植，而形成第一摻雜複晶矽層。接著依序形成第二氮化層、氧化層於第一摻雜複晶矽層之上。然後施以化學機械研磨製程，以除去部份氧化層、第二氮化層、第一摻雜複晶矽層及電容節點氧化層，直至暴露出第一氮化層以及部份淺溝渠式隔離區域為止。
简体摘要：一种单晶体管随机存取内存之埋入式堆栈电容器底部电极形成方法，其包括了下列步骤：先依序形成垫氧化层、第一氮化层于一半导体基底上。再除去部份垫氧化层、第一氮化层及半导体基底，以形成沟渠于半导体基底中。然后沉积沟渠填充材质于沟渠之中及第一氮化层之上。接着化学机械研磨沟渠填充材质直至第一氮化层全部暴露出来为止。随后形成电容节点氧化层于第一氮化层以及浅沟渠式隔离区域上。然后形成第一光阻图案于电容节点氧化层上，以定义埋入式堆栈电容器区域。接着以第一光阻图案为罩幕及第一氮化层为硬罩幕，施以自对准蚀刻制程，以移除裸露之电容节点氧化层及浅沟渠式隔离区域之氧化层。然后回蚀与凹陷区邻近的第一氮化层之正下方的部份垫氧化层、位于第一光阻图案之正下方的部份电容节点氧化层。再去除第一光阻图案。然后回蚀与凹陷区邻近的部份第一氮化层，以暴露出与凹陷区邻近的部份半导体基底。随后对暴露出来的半导体基底进行离子布植，以形成一离子掺杂区。接着形成一第一复晶硅层于半导体基底之上。然后对第一复晶硅层进行离子布植，而形成第一掺杂复晶硅层。接着依序形成第二氮化层、氧化层于第一掺杂复晶硅层之上。然后施以化学机械研磨制程，以除去部份氧化层、第二氮化层、第一掺杂复晶硅层及电容节点氧化层，直至暴露出第一氮化层以及部份浅沟渠式隔离区域为止。

9. 发明专利

TW452972B 整合自動對準金屬矽化物製程於嵌入式DRAM的方法有权
简体标题：集成自动对准金属硅化物制程于嵌入式DRAM的方法
公开(公告)号：TW452972B
公开(公告)日：2001-09-01
申请号：TW089108735
申请日：2000-05-08
申请人：台灣積體電路製造股份有限公司
发明人：曾國權 , 應澤亮 , 王銓中 , 江文銓
IPC分类号： H01L
摘要：本發明提供一種整合自動對準金屬矽化物製程於嵌入式DRAM的方法，包括於記憶體單元區之閘極電極間隙形成高密度電漿氧化層，用以保護記憶體單元區之源極/汲極，之後於輸入輸出區的基底上形成保護層，再進行自動對準金屬矽化物製程，以於記憶體單元區的閘極電極、邏輯電路區的閘極電極和源極/汲極表面同時形成金屬矽化物層。
简体摘要：本发明提供一种集成自动对准金属硅化物制程于嵌入式DRAM的方法，包括于内存单元区之闸极电极间隙形成高密度等离子氧化层，用以保护内存单元区之源极/汲极，之后于输入输出区的基底上形成保护层，再进行自动对准金属硅化物制程，以于内存单元区的闸极电极、逻辑电路区的闸极电极和源极/汲极表面同时形成金属硅化物层。

10. 发明专利

TW369698B 一種淺溝渠之製造方法失效
简体标题：一种浅沟渠之制造方法
公开(公告)号：TW369698B
公开(公告)日：1999-09-11
申请号：TW087111634
申请日：1998-07-17
申请人：台灣積體電路製造股份有限公司
发明人：江文銓 , 施振業 , 黃國欽 , 應澤亮
IPC分类号： H01L
摘要：一種淺溝渠之製造方法，主要係於蝕刻形成淺溝渠外觀輪廓之後，利用濕蝕刻之步驟對該淺溝渠外觀輪廓中之氮化矽部份作兩側壁之蝕刻動作，使該淺溝渠形成為一Ｔ型之淺溝渠外觀輪廓，該Ｔ型淺溝渠由於其外觀形狀關係即可避免於蝕刻去除第一氧化矽層時該半導體之基板與淺溝渠之間有尖角或切角之現象發生，減少淺溝渠頂端之頸結效應的不良影響，有效改善習用技術之缺失。
简体摘要：一种浅沟渠之制造方法，主要系于蚀刻形成浅沟渠外观轮廓之后，利用湿蚀刻之步骤对该浅沟渠外观轮廓中之氮化硅部份作两侧壁之蚀刻动作，使该浅沟渠形成为一Ｔ型之浅沟渠外观轮廓，该Ｔ型浅沟渠由于其外观形状关系即可避免于蚀刻去除第一氧化硅层时该半导体之基板与浅沟渠之间有尖角或切角之现象发生，减少浅沟渠顶端之颈结效应的不良影响，有效改善习用技术之缺失。

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