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1. 发明专利

TW200417018A 垂直閘極空乏單一電子電晶體 VERTICAL GATE-DEPLETED SINGLE ELECTRON TRANSISTOR 审中-公开
简体标题：垂直闸极空乏单一电子晶体管 VERTICAL GATE-DEPLETED SINGLE ELECTRON TRANSISTOR
公开(公告)号：TW200417018A
公开(公告)日：2004-09-01
申请号：TW092132776
申请日：2003-11-21
申请人：加州大學董事 THE REGENTS OF THE UNIVERSITY OF CALIFORNIA
发明人：張瑤徽 ZHANG, YAO HUI , 巴隆菲利浦A. BARON, FILIPP A. , 王康L. WANG, KANG L.
IPC分类号： H01L
CPC分类号： B82Y10/00 , H01L29/7613 , H01L29/812
摘要：一種垂直閘極空乏單一電子電晶體(SET)製程在導體或絕緣基片之上。數層略經摻雜的基本材料跟隧道障壁被製造在一基片上，其中至少兩個由基本材料所構成之薄層夾著數個由隧道障壁所構成之薄層，且至少兩個由隧道障壁所構成之薄層夾著至少一個由基本材料所構成之薄層。一個台面被製造於該等由基本材料跟隧道障壁所構成之薄層上方，其中該台面有底切的形式。一個歐姆接點被製造在該台面之上，且一或多個閘極肖特基接點被製造於該等由基本材料跟隧道障壁所構成之薄層上。閘極空乏造成量子點，其中一源極電壓設為零，一汲極電壓設為低於0.1，而一閘極電壓設為負質。空乏區擴張至元件的中間部而形成一量子井的側面限制，而其中得一量子點。因為該量子點的尺寸非常小，所能達到的庫倫充能係大到足以讓本元件在室溫下運作。
简体摘要：一种垂直闸极空乏单一电子晶体管(SET)制程在导体或绝缘基片之上。数层略经掺杂的基本材料跟隧道障壁被制造在一基片上，其中至少两个由基本材料所构成之薄层夹着数个由隧道障壁所构成之薄层，且至少两个由隧道障壁所构成之薄层夹着至少一个由基本材料所构成之薄层。一个台面被制造于该等由基本材料跟隧道障壁所构成之薄层上方，其中该台面有底切的形式。一个欧姆接点被制造在该台面之上，且一或多个闸极肖特基接点被制造于该等由基本材料跟隧道障壁所构成之薄层上。闸极空乏造成量子点，其中一源极电压设为零，一汲极电压设为低于0.1，而一闸极电压设为负质。空乏区扩张至组件的中间部而形成一量子井的侧面限制，而其中得一量子点。因为该量子点的尺寸非常小，所能达到的库伦充能系大到足以让本组件在室温下运作。

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