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1. 发明专利

TW375826B 半導體裝置之合併失效
简体标题：半导体设备之合并
公开(公告)号：TW375826B
公开(公告)日：1999-12-01
申请号：TW087105180
申请日：1998-04-07
申请人：三星電子股份有限公司
发明人：郭鎮錫
IPC分类号： H01L
CPC分类号： G01R31/318522
摘要：一種合併的DQ(MDQ)電路及一種MDQ方法，其兩者能藉著大量減少所需的比較器數目而防止含有許多內部DQ的半導體裝置之佈圖面積增加。MDQ電路包含一個多工器，一個記錄器，一個比較器，一個比較結果儲存暫存器，及一個輸入/輸出緩衝器。多工器從記憶體區塊中一個接一個的循序選取輸出資料，然後再輸出此相同資料，暫存器將來自多工器的第一個輸出的資料儲存起來。比較器則拿多工器的輸出和暫存器的輸出相比較。比較結果儲存暫存器則對其輸出和多工器的輸出執行及閘(AND)操作，然後將其結果儲存起來。輸入/輸出緩衝器響應於對一控制信號和比較結果儲存暫存器的輸出執行及閘操作而得之信號而將暫存器之輸出送至一代表DQ的墊上。
简体摘要：一种合并的DQ(MDQ)电路及一种MDQ方法，其两者能借着大量减少所需的比较器数目而防止含有许多内部DQ的半导体设备之布图面积增加。MDQ电路包含一个多任务器，一个记录器，一个比较器，一个比较结果存储寄存器，及一个输入/输出缓冲器。多任务器从内存区块中一个接一个的循序选取输出数据，然后再输出此相同数据，寄存器将来自多任务器的第一个输出的数据存储起来。比较器则拿多任务器的输出和寄存器的输出相比较。比较结果存储寄存器则对其输出和多任务器的输出运行及闸(AND)操作，然后将其结果存储起来。输入/输出缓冲器响应于对一控制信号和比较结果存储寄存器的输出运行及闸操作而得之信号而将寄存器之输出送至一代表DQ的垫上。

2. 发明专利

TW201142869A 自其移除虛設邊緣記憶體區塊之記憶體裝置 MEMORY DEVICE FROM WHICH DUMMY EDGE MEMORY BLOCK IS REMOVED 审中-公开
简体标题：自其移除虚设边缘内存区块之内存设备 MEMORY DEVICE FROM WHICH DUMMY EDGE MEMORY BLOCK IS REMOVED
公开(公告)号：TW201142869A
公开(公告)日：2011-12-01
申请号：TW100104177
申请日：2011-02-08
申请人：三星電子股份有限公司
发明人：李哲宇 , 張星珍 , 郭鎮錫 , 高兌榮 , 金正烈 , 金尚玧 , 朴祥均 , 李禎培
IPC分类号： G11C
CPC分类号： G11C5/063 , G11C7/062 , G11C7/065 , G11C7/18 , G11C11/4091 , G11C11/4097 , H01L27/0207 , H01L27/105 , H01L27/10885 , H01L27/10897 , Y10T29/41
摘要：一種具有自其中移除一邊緣虛設記憶體區塊之一開放式位元線記憶體結構的半導體記憶體裝置,該半導體記憶體裝置包括:一記憶體區塊;包括一第一感測放大器之一邊緣感測放大區塊,該第一感測放大器具有一第一位元線、一第一互補位元線及一第一放大電路,該第一放大電路包含具有一第一大小之一第一電晶體;包括一第二感測放大器之一中央感測放大區塊,該第二感測放大器具有一第二位元線、一第二互補位元線及一第二放大電路,該第二放大電路包含具有不同於該第一大小之一第二大小的一第二電晶體;一電容器區塊,其電連接至該邊緣感測放大區塊。
简体摘要：一种具有自其中移除一边缘虚设内存区块之一开放式比特线内存结构的半导体内存设备,该半导体内存设备包括:一内存区块;包括一第一传感放大器之一边缘传感放大区块,该第一传感放大器具有一第一比特线、一第一互补比特线及一第一放大电路,该第一放大电路包含具有一第一大小之一第一晶体管;包括一第二传感放大器之一中央传感放大区块,该第二传感放大器具有一第二比特线、一第二互补比特线及一第二放大电路,该第二放大电路包含具有不同于该第一大小之一第二大小的一第二晶体管;一电容器区块,其电连接至该边缘传感放大区块。

3. 发明专利

TW440838B 執行簡單組合資料測試之半導體記憶裝置失效
简体标题：运行简单组合数据测试之半导体记忆设备
公开(公告)号：TW440838B
公开(公告)日：2001-06-16
申请号：TW087105894
申请日：1998-04-17
申请人：三星電子股份有限公司
发明人：郭鎮錫
IPC分类号： G11C
CPC分类号： G11C29/38 , G11C29/28
摘要：一種半導體記憶體裝置的提供包括多數區域輸入輸出線組、多數全域輸入輸出線組、多數記憶體區塊、及多數所合併的資料測試電路。多數區域性輸入輸出線組中的每一組包括多數區域性輸入輸出線，而且彼此係平行配置。多數全域性的輸入輸出線組是與區域性輸入輸出線組交叉，而這些當中的每一全域性輸入輸出線組包括多數全域性的輸入輸出線，而且彼此是平行配置。儲存資料用的多數記憶體區塊中的每一個係位在該等輸入輸出線組之間，而且連接至該等區域性輸入輸出線。多數開關中的每一個係安裝在區域性的輸入輸出線組及全域輸入輸出線組之間中的一預定交叉，其區域及全域性的輸入輸出線組係彼此相接,而能響應一記憶體啟動信號，在當啟動記憶體區塊時，此記憶體啟動信號會生效。每一個具有輸入的多數所合併的資料測試電路係連接至該等全域性的輸入輸出線，而這些線係連接至在多數記憶體區塊中的兩相鄰的記憶體區塊。當由在記憶體區塊中的列和欄位址所選定的該等記憶體單元皆是正常，所合併的資料測試電路輸出為‘l，而當由在記憶體區塊中預定之列和欄位址所選定的該等記憶體單元中有任何一個不良時，連接至下一級記憶體區塊之所合併的資料測試電路會輸出'O’。
简体摘要：一种半导体内存设备的提供包括多数区域输入输出线组、多数全域输入输出线组、多数内存区块、及多数所合并的数据测试电路。多数局部输入输出线组中的每一组包括多数局部输入输出线，而且彼此系平行配置。多数全局的输入输出线组是与局部输入输出线组交叉，而这些当中的每一全局输入输出线组包括多数全局的输入输出线，而且彼此是平行配置。存储数据用的多数内存区块中的每一个系位在该等输入输出线组之间，而且连接至该等局部输入输出线。多数开关中的每一个系安装在局部的输入输出线组及全域输入输出线组之间中的一预定交叉，其区域及全局的输入输出线组系彼此相接,而能响应一内存启动信号，在当启动内存区块时，此内存启动信号会生效。每一个具有输入的多数所合并的数据测试电路系连接至该等全局的输入输出线，而这些线系连接至在多数内存区块中的两相邻的内存区块。当由在内存区块中的列和字段址所选定的该等内存单元皆是正常，所合并的数据测试电路输出为‘l，而当由在内存区块中预定之列和字段址所选定的该等内存单元中有任何一个不良时，连接至下一级内存区块之所合并的数据测试电路会输出'O’。

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