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    • 2. 发明专利
    • 半導體裝置以及該半導體裝置之控制方法 SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREFOR
    • 半导体设备以及该半导体设备之控制方法 SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREFOR
    • TW200731284A
    • 2007-08-16
    • TW095145291
    • 2006-12-06
    • 史班遜股份有限公司 SPANSION LLC
    • 下基匡 SAKASHITA, MOTOTADA矢野勝 YANO, MASARU小川曉 OGAWA, AKIRA中井努 NAKAI, TSUTOMU
    • G11C
    • G11C16/10G11C2207/2263
    • 本發明提供一種半導體裝置以及用於控制具有記憶體單元陣列之半導體裝置之方法,該記憶體單元陣列具有複數個非揮發性記憶體單元,該方法包括:偵測將被寫入作為分割資料的位元數目,該分割資料係從將被程式化至該記憶體單元陣列中之資料所分割出(S10,S20);比較該位元數目與預定的位元數目(S12,S22);根據比較該位元數目與預定之位元數目的結果來反相(inverting)(S14,S24)或不反相(S15,S25)該分割資料以產生反相資料;以及將該反相資料程式化至該記憶體單元陣列中(S18)。偵測將被寫入作為下一個分割資料的位元數目(S20)並比較該下一個分割資料的位元數目與該預定的位元數目(S22),而同時地將該反相資料程式化至該記憶體單元陣列中(S18)。
    • 本发明提供一种半导体设备以及用于控制具有内存单元数组之半导体设备之方法,该内存单元数组具有复数个非挥发性内存单元,该方法包括:侦测将被写入作为分割数据的比特数目,该分割数据系从将被进程化至该内存单元数组中之数据所分割出(S10,S20);比较该比特数目与预定的比特数目(S12,S22);根据比较该比特数目与预定之比特数目的结果来反相(inverting)(S14,S24)或不反相(S15,S25)该分割数据以产生反相数据;以及将该反相数据进程化至该内存单元数组中(S18)。侦测将被写入作为下一个分割数据的比特数目(S20)并比较该下一个分割数据的比特数目与该预定的比特数目(S22),而同时地将该反相数据进程化至该内存单元数组中(S18)。
    • 7. 发明专利
    • 用於快閃記憶體之改良之讀取模式 IMPROVED READ MODE FOR FLASH MEMORY
    • 用于闪存之改良之读取模式 IMPROVED READ MODE FOR FLASH MEMORY
    • TW200710861A
    • 2007-03-16
    • TW095126940
    • 2006-07-24
    • 史班遜股份有限公司 SPANSION LLC
    • 陳浩年 CHEN, HOUNIEN梁思雷 LEONG, NANCY S.
    • G11C
    • G11C16/26
    • 一種用以讀取非揮發性記憶體陣列(102)的方法,該非揮發性記憶體陣列(102)包括記憶體單元(201)之陣列,各記憶體單元(201)包括基板(310)、控制閘極(328)、電荷儲存元件(322)、源極區域(202/203)和汲極區域(202/203),該方法包括在位址暫存器(106)處接收讀取指令,該讀取指令包括記憶體單元(201)之陣列(102)中之記憶體單元(201)的位址及關於是否該讀取指令為全頁讀取指令或部分頁讀取指令的指示(502)。辨識包括該接收之位址之頁的起始位址(504),其中該頁包含記憶體單元(201)之陣列(102)中之記憶體單元(201)的多個列(row)。該位址暫存器(106)係被重設至該頁之該起始位址(506)。決定是否該頁中之所有記憶體單元為非程式化的(510)。假使決定該頁中之所有記憶體單元為非程式化的時,則輸出指示該頁之非程式化狀態的資料(516)。
    • 一种用以读取非挥发性内存数组(102)的方法,该非挥发性内存数组(102)包括内存单元(201)之数组,各内存单元(201)包括基板(310)、控制闸极(328)、电荷存储组件(322)、源极区域(202/203)和汲极区域(202/203),该方法包括在位址寄存器(106)处接收读取指令,该读取指令包括内存单元(201)之数组(102)中之内存单元(201)的位址及关于是否该读取指令为全页读取指令或部分页读取指令的指示(502)。辨识包括该接收之位址之页的起始位址(504),其中该页包含内存单元(201)之数组(102)中之内存单元(201)的多个列(row)。该位址寄存器(106)系被重设至该页之该起始位址(506)。决定是否该页中之所有内存单元为非进程化的(510)。假使决定该页中之所有内存单元为非进程化的时,则输出指示该页之非进程化状态的数据(516)。
    • 9. 发明专利
    • 用於平衡記憶體陣列之位元線電容量之電力互連結構 POWER INTERCONNECT STRUCTURE FOR BALANCED BITLINE CAPACITANCE IN A MEMORY ARRAY
    • 用于平衡内存数组之比特线电容量之电力互链接构 POWER INTERCONNECT STRUCTURE FOR BALANCED BITLINE CAPACITANCE IN A MEMORY ARRAY
    • TW200709390A
    • 2007-03-01
    • TW095124126
    • 2006-07-03
    • 史班遜股份有限公司 SPANSION LLC
    • 赤荻隆男 AKAOGI, TAKAO
    • H01L
    • H01L23/5286H01L23/5222H01L27/105H01L2924/0002H01L2924/00
    • 根據一個示範實施例,一種半導體晶粒(semiconductor die)包含記憶核心陣列(memory core array)(302),位在基板之上,其中該記憶核心陣列(302)包含數個位元線(306a、306b、306c),其中位元線(306a、306b、306c)可位在半導體晶粒中之第一互連金屬層中。該半導體晶粒復包含互連結構(307),位在該記憶核心陣列(302)之上,其中該互連結構(307)位在半導體晶粒中之第二互連金屬層中且位在各位元線(306a、306b、306c)之上。該互連結構(307)可包含至少一個互連線(310、312),其可以形成相對於位元線(306a、306b、306c)的角度(318),該角度可以大於0.0度且小於或等於90.0度。該互連結構(307)可用各位元線(306a、306b、306c)形成數個電容量之其中一個,其中各電容量可彼此在數値上實質相等。
    • 根据一个示范实施例,一种半导体晶粒(semiconductor die)包含记忆内核数组(memory core array)(302),位在基板之上,其中该记忆内核数组(302)包含数个比特线(306a、306b、306c),其中比特线(306a、306b、306c)可位在半导体晶粒中之第一互连金属层中。该半导体晶粒复包含互链接构(307),位在该记忆内核数组(302)之上,其中该互链接构(307)位在半导体晶粒中之第二互连金属层中且位在各比特线(306a、306b、306c)之上。该互链接构(307)可包含至少一个互连接(310、312),其可以形成相对于比特线(306a、306b、306c)的角度(318),该角度可以大于0.0度且小于或等于90.0度。该互链接构(307)可用各比特线(306a、306b、306c)形成数个电容量之其中一个,其中各电容量可彼此在数値上实质相等。