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1. 发明专利

TW200805628A 具有改善資料保留量之記憶裝置 MEMORY DEVICE WITH IMPROVED DATA RETENTION 审中-公开
简体标题：具有改善数据保留量之记忆设备 MEMORY DEVICE WITH IMPROVED DATA RETENTION
公开(公告)号：TW200805628A
公开(公告)日：2008-01-16
申请号：TW095124259
申请日：2006-07-04
申请人：史班遜股份有限公司 SPANSION LLC
发明人：梭克利克依枸 SOKOLIK, IGOR , 金斯伯夫理察 KINGSBOROUGH, RICHARD , 加恩大衛 GAUN, DAVID , 卡薩史瓦路浦 KAZA, SWAROOP , 史皮哲史都特 SPITZER, STUART , 潘格利素樂特K PANGRLE, SUZETTE K.
IPC分类号： H01L
CPC分类号： G11C13/0016 , B82Y10/00 , G11C13/0014 , G11C2213/11 , G11C2213/56
摘要：本發明之記憶裝置(130)包括第一和第二電極(132、138)、位於該第一和第二電極(132、138)間之被動層(134)、和位於該第一和第二電極(132、138)間之主動層(136),該主動層(136)為含有隨機定向孔(randomly oriented pore)之材料,該等隨機定向孔互連以形成穿過該主動層(136)之通道(passage)。
简体摘要：本发明之记忆设备(130)包括第一和第二电极(132、138)、位于该第一和第二电极(132、138)间之被动层(134)、和位于该第一和第二电极(132、138)间之主动层(136),该主动层(136)为含有随机定向孔(randomly oriented pore)之材料,该等随机定向孔互连以形成穿过该主动层(136)之信道(passage)。

2. 发明专利

TW200731284A 半導體裝置以及該半導體裝置之控制方法 SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREFOR 审中-公开
简体标题：半导体设备以及该半导体设备之控制方法 SEMICONDUCTOR DEVICE AND CONTROL METHOD THEREFOR
公开(公告)号：TW200731284A
公开(公告)日：2007-08-16
申请号：TW095145291
申请日：2006-12-06
申请人：史班遜股份有限公司 SPANSION LLC
发明人： 下基匡 SAKASHITA, MOTOTADA , 矢野勝 YANO, MASARU , 小川曉 OGAWA, AKIRA , 中井努 NAKAI, TSUTOMU
IPC分类号： G11C
CPC分类号： G11C16/10 , G11C2207/2263
摘要：本發明提供一種半導體裝置以及用於控制具有記憶體單元陣列之半導體裝置之方法,該記憶體單元陣列具有複數個非揮發性記憶體單元,該方法包括:偵測將被寫入作為分割資料的位元數目,該分割資料係從將被程式化至該記憶體單元陣列中之資料所分割出(S10,S20);比較該位元數目與預定的位元數目(S12,S22);根據比較該位元數目與預定之位元數目的結果來反相(inverting)(S14,S24)或不反相(S15,S25)該分割資料以產生反相資料;以及將該反相資料程式化至該記憶體單元陣列中(S18)。偵測將被寫入作為下一個分割資料的位元數目(S20)並比較該下一個分割資料的位元數目與該預定的位元數目(S22),而同時地將該反相資料程式化至該記憶體單元陣列中(S18)。
简体摘要：本发明提供一种半导体设备以及用于控制具有内存单元数组之半导体设备之方法,该内存单元数组具有复数个非挥发性内存单元,该方法包括:侦测将被写入作为分割数据的比特数目,该分割数据系从将被进程化至该内存单元数组中之数据所分割出(S10,S20);比较该比特数目与预定的比特数目(S12,S22);根据比较该比特数目与预定之比特数目的结果来反相(inverting)(S14,S24)或不反相(S15,S25)该分割数据以产生反相数据;以及将该反相数据进程化至该内存单元数组中(S18)。侦测将被写入作为下一个分割数据的比特数目(S20)并比较该下一个分割数据的比特数目与该预定的比特数目(S22),而同时地将该反相数据进程化至该内存单元数组中(S18)。

3. 发明专利

TW200729463A 位元線植入 BIT LINE IMPLANT 审中-公开
简体标题：比特线植入 BIT LINE IMPLANT
公开(公告)号：TW200729463A
公开(公告)日：2007-08-01
申请号：TW095138512
申请日：2006-10-19
申请人：史班遜股份有限公司 SPANSION LLC , 高級微裝置公司 ADVANCED MICRO DEVICES, INC.
发明人：楊綺玫 YANG, JEAN , 孫禹 SUN, YU , 雷姆貝馬可T RAMSBEY, MARK T. , 錢為東 QIAN, WEIDONG , 劉台鳳 HUI, ANGELA T.
IPC分类号： H01L
CPC分类号： H01L27/11568 , H01L27/115
摘要：本發明揭示一種用於施行位元線植入之方法。該方法包括在半導體裝置(1200)之氧化物-氮化物-氧化物堆疊(1220、1230、1240)上形成一群結構(1410)。該群結構之每一結構包括多晶矽部分(1250)和硬遮罩部分(1260)。該群結構之第一結構(1410)與該群結構之第二結構(1410)分隔少於100奈米(nanometer)。該方法復包括使用該第一結構(1410)和該第二結構(1410)以隔離用於該位元線植入之半導體裝置(1200)之部分。
简体摘要：本发明揭示一种用于施行比特线植入之方法。该方法包括在半导体设备(1200)之氧化物-氮化物-氧化物堆栈(1220、1230、1240)上形成一群结构(1410)。该群结构之每一结构包括多晶硅部分(1250)和硬遮罩部分(1260)。该群结构之第一结构(1410)与该群结构之第二结构(1410)分隔少于100奈米(nanometer)。该方法复包括使用该第一结构(1410)和该第二结构(1410)以隔离用于该比特线植入之半导体设备(1200)之部分。

4. 发明专利

TW200729320A 用於製造半導體組件之方法 METHOD FOR MANUFACTURING A SEMICONDUCTOR COMPONENT FIELD OF THE INVENTION 审中-公开
简体标题：用于制造半导体组件之方法 METHOD FOR MANUFACTURING A SEMICONDUCTOR COMPONENT FIELD OF THE INVENTION
公开(公告)号：TW200729320A
公开(公告)日：2007-08-01
申请号：TW095138701
申请日：2006-10-20
申请人：史班遜股份有限公司 SPANSION LLC
发明人：希金凱利綺利 HIGGINS, KELLEY KYLE , 衛斯曼約瑟威廉 WISEMAN, JOSEPH WILLIAM
IPC分类号： H01L
CPC分类号： H01L21/31144 , H01L21/76816
摘要：一種用於藉由使用犧牲性遮罩結構(50)而製造半導體組件(10)之方法。半導體裝置係從半導體基板(12)形成,且介電材料層(40)形成於該半導體基板(12)及該半導體裝置之上。該介電材料層(40)可直接形成於該半導體基板(12)上或藉由中間層而與該半導體基板(12)間隔開。具有側壁之柱狀物或突出物(50)係從該介電材料層(40)形成。較佳不同於該介電材料層(40)之電性絕緣材料(52)係形成鄰近於該等柱狀物(50)之側壁。將該電性絕緣材料(52)予以平坦化並去除該等柱狀物(50)以形成可露出部分之半導體裝置或部分之中間層材料的開孔(58A、58B、58C)。電性導電材料(60、62)係形成於該等開孔中。
简体摘要：一种用于借由使用牺牲性遮罩结构(50)而制造半导体组件(10)之方法。半导体设备系从半导体基板(12)形成,且介电材料层(40)形成于该半导体基板(12)及该半导体设备之上。该介电材料层(40)可直接形成于该半导体基板(12)上或借由中间层而与该半导体基板(12)间隔开。具有侧壁之柱状物或突出物(50)系从该介电材料层(40)形成。较佳不同于该介电材料层(40)之电性绝缘材料(52)系形成邻近于该等柱状物(50)之侧壁。将该电性绝缘材料(52)予以平坦化并去除该等柱状物(50)以形成可露出部分之半导体设备或部分之中间层材料的开孔(58A、58B、58C)。电性导电材料(60、62)系形成于该等开孔中。

5. 发明专利

TW200721158A 使用指示位元以說明狀態之快閃記憶體程式化 FLASH MEMORY PROGRAMMING USING AN INDICATION BIT TO INTERPRET STATE 审中-公开
简体标题：使用指示比特以说明状态之闪存进程化 FLASH MEMORY PROGRAMMING USING AN INDICATION BIT TO INTERPRET STATE
公开(公告)号：TW200721158A
公开(公告)日：2007-06-01
申请号：TW095134181
申请日：2006-09-15
申请人：史班遜股份有限公司 SPANSION LLC
发明人：赤荻隆男 AKAOGI, TAKAO , 王國威 WANG, GUOWEI
IPC分类号： G11C
CPC分类号： G11C16/0491 , G11C16/0475 , G11C16/10
摘要：一種非揮發性記憶體,例如快閃記憶體,係藉由寫入資訊窗(window of information)(515)至記憶體而被程式化。對於每一窗可動態地判斷每一記憶體單元(201)的程式化/非程式化狀態並且儲存該狀態為指示位元。這些技術可用於改善平均電力消耗(drain)並且減少在程式化過程中每一窗的最大電流。
简体摘要：一种非挥发性内存,例如闪存,系借由写入信息窗(window of information)(515)至内存而被进程化。对于每一窗可动态地判断每一内存单元(201)的进程化/非进程化状态并且存储该状态为指示比特。这些技术可用于改善平均电力消耗(drain)并且减少在进程化过程中每一窗的最大电流。

6. 发明专利

TW200711048A 可堆疊之記憶體裝置及有機電晶體結構 STACKABLE MEMORY DEVICE AND ORGANIC TRANSISTOR STRUCTURE 审中-公开
简体标题：可堆栈之内存设备及有机晶体管结构 STACKABLE MEMORY DEVICE AND ORGANIC TRANSISTOR STRUCTURE
公开(公告)号：TW200711048A
公开(公告)日：2007-03-16
申请号：TW095124260
申请日：2006-07-04
申请人：史班遜股份有限公司 SPANSION LLC
发明人：梭克利克依枸 SOKOLIK, IGOR , 潘格利素樂特K PANGRLE, SUZETTE K. , 克里格朱利 KRIEGER, JURI
IPC分类号： H01L
CPC分类号： H01L51/0541 , H01L27/0688 , H01L27/281 , H01L27/283
摘要：在本發明電子結構(60)中,第一電子裝置(74)係包括第一電極對(76,82)及在該第一電極對(76,82)間的主動層(80)。有機電晶體(100)係由有機材料(88)、源極(90)、汲極(92)及閘極(96)所構成,該第一電極對(76,82)之其中一個電極係與該有機電晶體(100)之該源極與汲極(90,92)之其中一者相連。第二電子裝置(110)係包括第二電極對(112,118)及在該第二電極對(112,118)間的主動層(116),該第二電極對(112,118)之其中一個電極係與相鄰於該有機電晶體(100)之絕緣主體(insulating body)(94)接觸。
简体摘要：在本发明电子结构(60)中,第一电子设备(74)系包括第一电极对(76,82)及在该第一电极对(76,82)间的主动层(80)。有机晶体管(100)系由有机材料(88)、源极(90)、汲极(92)及闸极(96)所构成,该第一电极对(76,82)之其中一个电极系与该有机晶体管(100)之该源极与汲极(90,92)之其中一者相连。第二电子设备(110)系包括第二电极对(112,118)及在该第二电极对(112,118)间的主动层(116),该第二电极对(112,118)之其中一个电极系与相邻于该有机晶体管(100)之绝缘主体(insulating body)(94)接触。

7. 发明专利

TW200710861A 用於快閃記憶體之改良之讀取模式 IMPROVED READ MODE FOR FLASH MEMORY 审中-公开
简体标题：用于闪存之改良之读取模式 IMPROVED READ MODE FOR FLASH MEMORY
公开(公告)号：TW200710861A
公开(公告)日：2007-03-16
申请号：TW095126940
申请日：2006-07-24
申请人：史班遜股份有限公司 SPANSION LLC
发明人：陳浩年 CHEN, HOUNIEN , 梁思雷 LEONG, NANCY S.
IPC分类号： G11C
CPC分类号： G11C16/26
摘要：一種用以讀取非揮發性記憶體陣列(102)的方法,該非揮發性記憶體陣列(102)包括記憶體單元(201)之陣列,各記憶體單元(201)包括基板(310)、控制閘極(328)、電荷儲存元件(322)、源極區域(202/203)和汲極區域(202/203),該方法包括在位址暫存器(106)處接收讀取指令,該讀取指令包括記憶體單元(201)之陣列(102)中之記憶體單元(201)的位址及關於是否該讀取指令為全頁讀取指令或部分頁讀取指令的指示(502)。辨識包括該接收之位址之頁的起始位址(504),其中該頁包含記憶體單元(201)之陣列(102)中之記憶體單元(201)的多個列(row)。該位址暫存器(106)係被重設至該頁之該起始位址(506)。決定是否該頁中之所有記憶體單元為非程式化的(510)。假使決定該頁中之所有記憶體單元為非程式化的時,則輸出指示該頁之非程式化狀態的資料(516)。
简体摘要：一种用以读取非挥发性内存数组(102)的方法,该非挥发性内存数组(102)包括内存单元(201)之数组,各内存单元(201)包括基板(310)、控制闸极(328)、电荷存储组件(322)、源极区域(202/203)和汲极区域(202/203),该方法包括在位址寄存器(106)处接收读取指令,该读取指令包括内存单元(201)之数组(102)中之内存单元(201)的位址及关于是否该读取指令为全页读取指令或部分页读取指令的指示(502)。辨识包括该接收之位址之页的起始位址(504),其中该页包含内存单元(201)之数组(102)中之内存单元(201)的多个列(row)。该位址寄存器(106)系被重设至该页之该起始位址(506)。决定是否该页中之所有内存单元为非进程化的(510)。假使决定该页中之所有内存单元为非进程化的时,则输出指示该页之非进程化状态的数据(516)。

8. 发明专利

TW200710853A 程式化記憶體裝置之方法 METHOD FOR PROGRAMMING A MEMORY DEVICE 审中-公开
简体标题：进程化内存设备之方法 METHOD FOR PROGRAMMING A MEMORY DEVICE
公开(公告)号：TW200710853A
公开(公告)日：2007-03-16
申请号：TW095124416
申请日：2006-07-05
申请人：史班遜股份有限公司 SPANSION LLC
发明人：辛哈史漢卡 SINHA, SHANKAR , 劉克政 LIU, ZHIZHENG , 何誼 HE, YI
IPC分类号： G11C
CPC分类号： H01L29/7923 , G11C16/0475 , H01L27/115 , H01L27/11521 , H01L27/11568
摘要：一種在非揮發性記憶體裝置(100)中程式化記憶體單元(memory cell)(210)之方法,包括施加第一電壓至與記憶體單元相關的控制閘極(1210),及施加第二電壓至與記憶體單元相關的汲極區(1230)。該方法也包括施加正偏壓至與該記憶體單元相關的源極區(1220)及/或施加負偏壓至與該記憶體單元(210)相關的基板區(1240)。
简体摘要：一种在非挥发性内存设备(100)中进程化内存单元(memory cell)(210)之方法,包括施加第一电压至与内存单元相关的控制闸极(1210),及施加第二电压至与内存单元相关的汲极区(1230)。该方法也包括施加正偏压至与该内存单元相关的源极区(1220)及/或施加负偏压至与该内存单元(210)相关的基板区(1240)。

9. 发明专利

TW200709390A 用於平衡記憶體陣列之位元線電容量之電力互連結構 POWER INTERCONNECT STRUCTURE FOR BALANCED BITLINE CAPACITANCE IN A MEMORY ARRAY 审中-公开
简体标题：用于平衡内存数组之比特线电容量之电力互链接构 POWER INTERCONNECT STRUCTURE FOR BALANCED BITLINE CAPACITANCE IN A MEMORY ARRAY
公开(公告)号：TW200709390A
公开(公告)日：2007-03-01
申请号：TW095124126
申请日：2006-07-03
申请人：史班遜股份有限公司 SPANSION LLC
发明人：赤荻隆男 AKAOGI, TAKAO
IPC分类号： H01L
CPC分类号： H01L23/5286 , H01L23/5222 , H01L27/105 , H01L2924/0002 , H01L2924/00
摘要：根據一個示範實施例,一種半導體晶粒(semiconductor die)包含記憶核心陣列(memory core array)(302),位在基板之上,其中該記憶核心陣列(302)包含數個位元線(306a、306b、306c),其中位元線(306a、306b、306c)可位在半導體晶粒中之第一互連金屬層中。該半導體晶粒復包含互連結構(307),位在該記憶核心陣列(302)之上,其中該互連結構(307)位在半導體晶粒中之第二互連金屬層中且位在各位元線(306a、306b、306c)之上。該互連結構(307)可包含至少一個互連線(310、312),其可以形成相對於位元線(306a、306b、306c)的角度(318),該角度可以大於0.0度且小於或等於90.0度。該互連結構(307)可用各位元線(306a、306b、306c)形成數個電容量之其中一個,其中各電容量可彼此在數値上實質相等。
简体摘要：根据一个示范实施例,一种半导体晶粒(semiconductor die)包含记忆内核数组(memory core array)(302),位在基板之上,其中该记忆内核数组(302)包含数个比特线(306a、306b、306c),其中比特线(306a、306b、306c)可位在半导体晶粒中之第一互连金属层中。该半导体晶粒复包含互链接构(307),位在该记忆内核数组(302)之上,其中该互链接构(307)位在半导体晶粒中之第二互连金属层中且位在各比特线(306a、306b、306c)之上。该互链接构(307)可包含至少一个互连接(310、312),其可以形成相对于比特线(306a、306b、306c)的角度(318),该角度可以大于0.0度且小于或等于90.0度。该互链接构(307)可用各比特线(306a、306b、306c)形成数个电容量之其中一个,其中各电容量可彼此在数値上实质相等。

10. 发明专利

TW200709344A 用於最小化孔洞形成之預非晶化方法 PREAMORPHIZATION TO MINIMIZE VOID FORMATION 审中-公开
简体标题：用于最小化孔洞形成之预非晶化方法 PREAMORPHIZATION TO MINIMIZE VOID FORMATION
公开(公告)号：TW200709344A
公开(公告)日：2007-03-01
申请号：TW095124125
申请日：2006-07-03
申请人：史班遜股份有限公司 SPANSION LLC
发明人：艾登艾爾肯 ADEM, ERCAN , 泰利披撒斯尼奇拉斯H TRIPSAS, NICHOLAS H.
IPC分类号： H01L
CPC分类号： H01L21/76849 , H01L21/76834 , H01L21/76886
摘要：本發明提出於記憶體單元/裝置之製造和/或操作期間消除孔洞(void)形成之方法。該等消除孔洞之方法可包括於半導體結構上形成開口、形成擴散障壁層(diffusion barrier layer)、沉積金屬於開口中、使用預非晶化植入物(preamorphization implant)而將該金屬預非晶化、以及形成導電性促進層。該等消除孔洞之方法可替代地包括於半導體結構上形成開口、形成擴散障壁層、沉積金屬於開口中、使用與電漿之接觸而將該金屬預非晶化、以及形成導電性促進層。
简体摘要：本发明提出于内存单元/设备之制造和/或操作期间消除孔洞(void)形成之方法。该等消除孔洞之方法可包括于半导体结构上形成开口、形成扩散障壁层(diffusion barrier layer)、沉积金属于开口中、使用预非晶化植入物(preamorphization implant)而将该金属预非晶化、以及形成导电性促进层。该等消除孔洞之方法可替代地包括于半导体结构上形成开口、形成扩散障壁层、沉积金属于开口中、使用与等离子之接触而将该金属预非晶化、以及形成导电性促进层。

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