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81. 发明专利

TW200721371A 用於改善半導體裝置中之平台寬度之系統及方法 SYSTEM AND METHOD FOR IMPROVING MESA WIDTH IN A SEMICONDUCTOR DEVICE 审中-公开
简体标题：用于改善半导体设备中之平台宽度之系统及方法 SYSTEM AND METHOD FOR IMPROVING MESA WIDTH IN A SEMICONDUCTOR DEVICE
公开(公告)号：TW200721371A
公开(公告)日：2007-06-01
申请号：TW095127941
申请日：2006-07-31
申请人：史班遜股份有限公司 SPANSION LLC , 高級微裝置公司 ADVANCED MICRO DEVICES, INC.
发明人：金運淳 KIM, UNSOON , 吳怡德 WU, YIDER , 張國棟 CHANG, KUO-TUNG , 木下博幸 KINOSHITA, HIROYUKI , 劉台鳳 HUI, ANGELA T.
IPC分类号： H01L
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/11521 , H01L27/11531
摘要：本發明提供一種形成記憶體裝置(100)的方法。氮化物層(330)形成於基板(310)之上。蝕刻該氮化物層(330)與該基板(310)以形成溝槽(510)。修整(trim)該溝槽(510)之相對兩邊上之該氮化物層(330)以加寬該氮化物層(330)內之該溝槽(510)。在該溝槽(510)中填入氧化物材料(810)。從該記憶體裝置(100)剝離該氮化物層(330),而在該溝槽(510)上方形成平台(mesa)(1410)。
简体摘要：本发明提供一种形成内存设备(100)的方法。氮化物层(330)形成于基板(310)之上。蚀刻该氮化物层(330)与该基板(310)以形成沟槽(510)。修整(trim)该沟槽(510)之相对两边上之该氮化物层(330)以加宽该氮化物层(330)内之该沟槽(510)。在该沟槽(510)中填入氧化物材料(810)。从该内存设备(100)剥离该氮化物层(330),而在该沟槽(510)上方形成平台(mesa)(1410)。

82. 发明专利

TW200715574A 具有高K電介質之SONOS記憶體單元 SONOS MEMORY CELL HAVING HIGH-K DIELECTRIC 审中-公开
简体标题：具有高K电介质之SONOS内存单元 SONOS MEMORY CELL HAVING HIGH-K DIELECTRIC
公开(公告)号：TW200715574A
公开(公告)日：2007-04-16
申请号：TW095127942
申请日：2006-07-31
申请人：史班遜股份有限公司 SPANSION LLC , 高級微裝置公司 ADVANCED MICRO DEVICES, INC
发明人：白岩英彥 SHIRAIWA, HIDEHIKO , 陳兆成 CHAN, SIMON S. , 薩加哈皮里特卡爾 SACHAR, HARPREET K. , 折元崇嗣 ORIMOTO, TAKASHI WHITNEY , 哲昂折巫格 JEON, JOONG
IPC分类号： H01L
CPC分类号： H01L29/792 , H01L21/28282 , H01L29/4232 , H01L29/513
摘要：一種半導體記憶體裝置,可包括介於浮閘(floating gate)及控制閘極之間的高K電介質材料的閘極間電介質層(intergate dielectric layer)。由於此閘極間高K電介質在適當位置(in place),該記憶體裝置可利用Fowler-Nordheim穿隧效應而被抹除。
简体摘要：一种半导体内存设备,可包括介于浮闸(floating gate)及控制闸极之间的高K电介质材料的闸极间电介质层(intergate dielectric layer)。由于此闸极间高K电介质在适当位置(in place),该内存设备可利用Fowler-Nordheim穿隧效应而被抹除。

83. 发明专利

TW200711056A 具有阻障層之記憶體裝置 MEMORY DEVICE WITH BARRIER LAYER 审中-公开
简体标题：具有阻障层之内存设备 MEMORY DEVICE WITH BARRIER LAYER
公开(公告)号：TW200711056A
公开(公告)日：2007-03-16
申请号：TW095127943
申请日：2006-07-31
申请人：史班遜股份有限公司 SPANSION LLC
发明人：素優喜克 SUH, YOUSEOK , 鳥井智史 TORII, SATOSHI , 薛磊 XUE, LEI
IPC分类号： H01L
CPC分类号： H01L29/7881 , H01L21/28282 , H01L29/42324 , H01L29/513 , H01L29/792
摘要：記憶體裝置(100)可包括基板(110);介電層(210),形成於該基板(110)上;及電荷儲存元件(220),形成於該介電層(210)上。該記憶體裝置(100)可亦包括閘極間介電質(inter-gate dielectric)(230),形成於該電荷儲存元件上;阻障層(240),形成於該閘極間介電質(230)上;及控制閘極(250),形成於該阻障層(240)上。該阻障層(240)避免該控制閘極(250)與該閘極間介電質(230)間的反應。
简体摘要：内存设备(100)可包括基板(110);介电层(210),形成于该基板(110)上;及电荷存储组件(220),形成于该介电层(210)上。该内存设备(100)可亦包括闸极间介电质(inter-gate dielectric)(230),形成于该电荷存储组件上;阻障层(240),形成于该闸极间介电质(230)上;及控制闸极(250),形成于该阻障层(240)上。该阻障层(240)避免该控制闸极(250)与该闸极间介电质(230)间的反应。

84. 发明专利

TW200710851A 非揮發性記憶體裝置以及非揮發性記憶體裝置之控制方法 NON-VOLATILE MEMORY DEVICE, AND CONTROL METHOD OF NON-VOLATILE MEMORY DEVICE 审中-公开
简体标题：非挥发性内存设备以及非挥发性内存设备之控制方法 NON-VOLATILE MEMORY DEVICE, AND CONTROL METHOD OF NON-VOLATILE MEMORY DEVICE
公开(公告)号：TW200710851A
公开(公告)日：2007-03-16
申请号：TW095123776
申请日：2006-06-30
申请人：史班遜股份有限公司 SPANSION LLC
发明人：加藤健太 KATO, KENTA , 長尾光洋 NAGAO, MITSUHIRO
IPC分类号： G11C
CPC分类号： G11C16/0416 , G11C16/22
摘要：在記憶體單元陣列中,除了正常資料儲存區域外,亦分配有控制資訊儲存區域,而該控制資訊儲存區域係由在每一控制資訊位元中預定數量(predetermined number)之控制資訊儲存記憶體單元所構成,且相同位元資料係儲存在該預定數量之控制資訊儲存記憶體單元內,且該資料在讀出(reading out)的時候同時被讀出。當該控制資訊被讀出時,因為資料從該預定數量之記憶體單元同時被讀出,讀取路由(reading route)之驅動容量在讀出時因而增强。在打開電源或重新設定後之初始化的時候,能夠縮短控制資訊被讀出的讀取時間,而該操作能快速轉移到正常存取動作。
简体摘要：在内存单元数组中,除了正常数据存储区域外,亦分配有控制信息存储区域,而该控制信息存储区域系由在每一控制信息比特中预定数量(predetermined number)之控制信息存储内存单元所构成,且相同比特数据系存储在该预定数量之控制信息存储内存单元内,且该数据在读出(reading out)的时候同时被读出。当该控制信息被读出时,因为数据从该预定数量之内存单元同时被读出,读取路由(reading route)之驱动容量在读出时因而增强。在打开电源或重新设置后之初始化的时候,能够缩短控制信息被读出的读取时间,而该操作能快速转移到正常存取动作。

85. 发明专利

TW200707642A 半導體裝置以及製造該半導體裝置之方法 SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME 审中-公开
简体标题：半导体设备以及制造该半导体设备之方法 SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME
公开(公告)号：TW200707642A
公开(公告)日：2007-02-16
申请号：TW095118976
申请日：2006-05-29
申请人：史班遜股份有限公司 SPANSION LLC
发明人：井上陽子 INOUE, YOKO
IPC分类号： H01L
CPC分类号： H01L27/105 , H01L27/0203 , H01L27/11568 , H01L27/11573
摘要：本發明係提供一種半導體裝置,包括:形成於半導體基板(10)中之位元線(14);第一互連線(24),設置於該位元線(14)上方並且連接至該位元線(14);以及第二互連線(30),設置於該第一互連線(24)上方並且連接至該第一互連線(24)及位於周邊區域(52)中之電晶體。該第一互連線(24)係僅經由該第二互連線(30)而連接至該電晶體。
简体摘要：本发明系提供一种半导体设备,包括:形成于半导体基板(10)中之比特线(14);第一互连接(24),设置于该比特线(14)上方并且连接至该比特线(14);以及第二互连接(30),设置于该第一互连接(24)上方并且连接至该第一互连接(24)及位于周边区域(52)中之晶体管。该第一互连接(24)系仅经由该第二互连接(30)而连接至该晶体管。

86. 发明专利

TW200707569A 半導體裝置以及程式化方法 SEMICONDUCTOR DEVICE AND PROGRAMMING METHOD 审中-公开
简体标题：半导体设备以及进程化方法 SEMICONDUCTOR DEVICE AND PROGRAMMING METHOD
公开(公告)号：TW200707569A
公开(公告)日：2007-02-16
申请号：TW095123498
申请日：2006-06-29
申请人：史班遜股份有限公司 SPANSION LLC
发明人：遠田孝之 ENDA, TAKAYUKI , 森谷將之 MORIYA, MASAYUKI
IPC分类号： H01L
CPC分类号： H01L21/31053 , H01L21/3081 , H01L21/31111 , H01L21/32139 , H01L21/76224
摘要：本發明係提供一種製造半導體裝置之方法,包括在半導體基板上方形成包含氧氮化矽薄膜之終止層(stop layer)(32);在該終止層之間及之上形成覆蓋薄膜(34),其中在該等終止層之間之區域上方之該覆蓋薄膜的頂面係高於該等終止層之頂面;以及藉由使用氧化鈰研磨液(ceria slurry)研磨該覆蓋薄膜至該等終止層。本發明亦提供一種半導體裝置,包括設置在半導體基板上方之金屬層(30)、設置在該等金屬層(30)上之氧氮化矽薄膜(32)、以及設置在該等金屬層之間的嵌埋層(embedded layer)(36),使該嵌埋層(36)之頂面實質上與該等氧氮化矽薄膜之頂面共面(coplanar)。根據本發明,得以提供其表面上具有極佳平坦化薄膜之半導體裝置以及其製造方法。
简体摘要：本发明系提供一种制造半导体设备之方法,包括在半导体基板上方形成包含氧氮化硅薄膜之终止层(stop layer)(32);在该终止层之间及之上形成覆盖薄膜(34),其中在该等终止层之间之区域上方之该覆盖薄膜的顶面系高于该等终止层之顶面;以及借由使用氧化铈研磨液(ceria slurry)研磨该覆盖薄膜至该等终止层。本发明亦提供一种半导体设备,包括设置在半导体基板上方之金属层(30)、设置在该等金属层(30)上之氧氮化硅薄膜(32)、以及设置在该等金属层之间的嵌埋层(embedded layer)(36),使该嵌埋层(36)之顶面实质上与该等氧氮化硅薄膜之顶面共面(coplanar)。根据本发明,得以提供其表面上具有极佳平坦化薄膜之半导体设备以及其制造方法。

87. 发明专利

TW200705635A 用於形成快閃記憶體陣列中之直字元線之方法及系統 METHOD AND SYSTEM FOR FORMING STRAIGHT WORD LINES IN A FLASH MEMORY ARRAY 审中-公开
简体标题：用于形成闪存数组中之直字符线之方法及系统 METHOD AND SYSTEM FOR FORMING STRAIGHT WORD LINES IN A FLASH MEMORY ARRAY
公开(公告)号：TW200705635A
公开(公告)日：2007-02-01
申请号：TW095121541
申请日：2006-06-16
申请人：史班遜股份有限公司 SPANSION LLC
发明人：方申慶 FANG, SHENQING , 小川裕之 OGAWA, HIROYUKI , 張國棟 CHANG, KUO-TUNG , 法斯頓可帕威爾 FASTENKO, PAVEL , 水谷和宏 MIZUTANI, KAZUHIRO , 王志剛 WANG, ZHIGANG
IPC分类号： H01L
CPC分类号： H01L29/7883 , H01L21/2652 , H01L27/115 , H01L27/11521 , H01L29/66825
摘要：本發明之實施例揭示一種具有快閃記憶體單元之陣列(200)之記憶體裝置,該陣列(200)具有促進形成直字元線(230)之源極接點(280),以及一種產生此記憶體裝置之方法(600)。陣列(200)包括隔離複數個記憶體單元行之複數個不相交之淺溝渠隔離(STI)區域(250)。於形成隧道(tunnel)氧化物層(340)和第一多晶矽層(330)後,用n型摻雜物植入於源極行(260)。植入之源極行(implanted source column)(260)耦接至複數條共同源極線(240),該複數條共同源極線(240)耦接至與陣列(200)中之記憶體單元相關聯之複數個源極區域(350)。源極接點(280)耦接至植入之源極行(260)以提供與該複數個源極區域(350)之電耦接。源極接點(280)與汲極接點(275)之列共線(collinear),該等汲極接點(275)耦接至與記憶體單元之列相關聯之汲極區域(360)。源極接點(280)與汲極接點(275)之列共線之配置允許形成直字元線(230)。
简体摘要：本发明之实施例揭示一种具有闪存单元之数组(200)之内存设备,该数组(200)具有促进形成直字符线(230)之源极接点(280),以及一种产生此内存设备之方法(600)。数组(200)包括隔离复数个内存单元行之复数个不相交之浅沟渠隔离(STI)区域(250)。于形成隧道(tunnel)氧化物层(340)和第一多晶硅层(330)后,用n型掺杂物植入于源极行(260)。植入之源极行(implanted source column)(260)耦接至复数条共同源极线(240),该复数条共同源极线(240)耦接至与数组(200)中之内存单元相关联之复数个源极区域(350)。源极接点(280)耦接至植入之源极行(260)以提供与该复数个源极区域(350)之电耦接。源极接点(280)与汲极接点(275)之列共线(collinear),该等汲极接点(275)耦接至与内存单元之列相关联之汲极区域(360)。源极接点(280)与汲极接点(275)之列共线之配置允许形成直字符线(230)。

88. 发明专利

TW200705443A 程式化記憶體裝置之方法 METHOD OF PROGRAMMING A MEMORY DEVICE 审中-公开
简体标题：进程化内存设备之方法 METHOD OF PROGRAMMING A MEMORY DEVICE
公开(公告)号：TW200705443A
公开(公告)日：2007-02-01
申请号：TW095120159
申请日：2006-06-07
申请人：史班遜股份有限公司 SPANSION LLC
发明人：卡薩史瓦路浦 KAZA, SWAROOP , 加恩大衛 GAUN, DAVID , 史皮哲史都特 SPITZER, STUART , 克里格朱利 KRIEGER, JURI
IPC分类号： G11C
CPC分类号： G11C11/56 , B82Y10/00 , G11C13/0009 , G11C13/0069 , G11C2013/0078 , G11C2213/15 , G11C2213/56 , G11C2213/72 , G11C2213/79
摘要：本發明為程式化記憶體裝置(130)之方法,其中不同位準或大小(magnitude)的電流可應用及施加到記憶體裝置(130),而使得可實現複數個記憶體狀態中的任何一個狀態。讀取步驟表示記憶體裝置(130)之如此決定之狀態。
简体摘要：本发明为进程化内存设备(130)之方法,其中不同位准或大小(magnitude)的电流可应用及施加到内存设备(130),而使得可实现复数个内存状态中的任何一个状态。读取步骤表示内存设备(130)之如此决定之状态。

89. 发明专利

TW200644258A 半導體裝置及用於其之製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR 审中-公开
简体标题：半导体设备及用于其之制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR
公开(公告)号：TW200644258A
公开(公告)日：2006-12-16
申请号：TW095115025
申请日：2006-04-27
申请人：史班遜股份有限公司 SPANSION LLC
发明人： 纈洋章 KOUKETSU, HIROAKI , 東雅彥 MASAHIKO HIGASHI
IPC分类号： H01L
CPC分类号： H01L29/792 , H01L27/105 , H01L27/11568 , H01L27/11573 , H01L29/42348 , H01L29/66833
摘要：本發明提供一種半導體裝置，包括設於半導體基材(10)上之閘極電極(30)；形成於閘極電極(30)與半導體基材(10)間且具有在閘極電極(30)下之電荷儲存區域(14)之氧化物／氮化物／氧化物(ONO)(18)；以及埋於半導體基材(10)中之位元線(28)，該位元線(28)包括低濃度擴散區域(24)、形成於低濃度擴散區域(24)之中心且具有高於低濃度區域之雜質濃度之高濃度擴散區域(22)、源極區域、及汲極區域。當抑制電氣特性之波動或在位元線(28)及半導體基材(10)間之接面電流(junctioncurrent)時，半導體裝置可增進電晶體之源極–汲極崩潰電壓。
简体摘要：本发明提供一种半导体设备，包括设于半导体基材(10)上之闸极电极(30)；形成于闸极电极(30)与半导体基材(10)间且具有在闸极电极(30)下之电荷存储区域(14)之氧化物／氮化物／氧化物(ONO)(18)；以及埋于半导体基材(10)中之比特线(28)，该比特线(28)包括低浓度扩散区域(24)、形成于低浓度扩散区域(24)之中心且具有高于低浓度区域之杂质浓度之高浓度扩散区域(22)、源极区域、及汲极区域。当抑制电气特性之波动或在比特线(28)及半导体基材(10)间之接面电流(junctioncurrent)时，半导体设备可增进晶体管之源极–汲极崩溃电压。

90. 发明专利

TW200642044A 用於非揮發性記憶體之高K堆疊 HIGH K STACK FOR NON-VOLATILE MEMORY 审中-公开
简体标题：用于非挥发性内存之高K堆栈 HIGH K STACK FOR NON-VOLATILE MEMORY
公开(公告)号：TW200642044A
公开(公告)日：2006-12-01
申请号：TW095110020
申请日：2006-03-23
申请人：史班遜股份有限公司 SPANSION LLC
发明人：鄭韋 ZHENG, WEI , 藍道夫馬可 RANDOLPH, MARK , 白岩英彥 SHIRAIWA, HIDEHIKO
IPC分类号： H01L
CPC分类号： H01L29/792 , G11C16/0475 , H01L21/28273 , H01L21/28282
摘要：記憶體裝置可包括形成在基板(105)中之源極區域(305)及汲極區域(310)以及形成在基板(105)中且介於源極(305)與汲極(310)間之通道區域(315)。記憶體裝置可復包括形成在通道區域(315)上之第一氧化物層(110)，該第一氧化物層(110)具有第一介電常數；以及形成在第一氧化物層(110)上之電荷儲存層(115)。記憶體裝置可復包括形成在電荷儲存層(115)上之第二氧化物層(120)；形成在第二氧化物層(120)上之介電材料層(125)，該介電材料具有第二介電常數且該第二介電常數大於第一介電常數；以及形成在介電材料層(125)上之閘極電極(130)。
简体摘要：内存设备可包括形成在基板(105)中之源极区域(305)及汲极区域(310)以及形成在基板(105)中且介于源极(305)与汲极(310)间之信道区域(315)。内存设备可复包括形成在信道区域(315)上之第一氧化物层(110)，该第一氧化物层(110)具有第一介电常数；以及形成在第一氧化物层(110)上之电荷存储层(115)。内存设备可复包括形成在电荷存储层(115)上之第二氧化物层(120)；形成在第二氧化物层(120)上之介电材料层(125)，该介电材料具有第二介电常数且该第二介电常数大于第一介电常数；以及形成在介电材料层(125)上之闸极电极(130)。

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