专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

71. 发明专利

TW200625337A 能切換多工方式與非多工方式之半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE CAPABLE OF SWITCHING FROM MULTIPLEX METHOD TO NON-MULTIPLEX METHOD 审中-公开
简体标题：能切换多任务方式与非多任务方式之半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE CAPABLE OF SWITCHING FROM MULTIPLEX METHOD TO NON-MULTIPLEX METHOD
公开(公告)号：TW200625337A
公开(公告)日：2006-07-16
申请号：TW094139123
申请日：2005-11-08
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：藤澤友之 TOMOYUKI FUJISAWA , 久保貴志 TAKASHI KUBO
IPC分类号： G11C
CPC分类号： G11C7/1078 , G11C5/066 , G11C7/1084
摘要：所謂輸入位址信號及資料信號之位址資料多接點焊墊係藉由設置獨立地僅以輸入位址信號之位址焊墊而在多工方式／非多工方式中所產生之切換控制信號來切換被輸入於位址緩衝器之位址信號之經路。因此成為可對位址緩衝器及資料緩衝器分別輸入並列之位址信號及資料信號。
简体摘要：所谓输入位址信号及数据信号之位址数据多接点焊垫系借由设置独立地仅以输入位址信号之位址焊垫而在多任务方式／非多任务方式中所产生之切换控制信号来切换被输入于位址缓冲器之位址信号之经路。因此成为可对位址缓冲器及数据缓冲器分别输入并列之位址信号及数据信号。

72. 发明专利

TW200623301A 半導體積體電路裝置之製造方法失效
简体标题：半导体集成电路设备之制造方法
公开(公告)号：TW200623301A
公开(公告)日：2006-07-01
申请号：TW094133557
申请日：2005-09-27
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：松本秀幸 , 寄崎真吾 , 長谷部昭男 , 本山康博 , 岡元正芳 , 成塚康則 NARIZUKA, YASUNORI
IPC分类号： H01L , G01R
CPC分类号： G01R1/0735 , G01R3/00
摘要：本發明係對於為了防止多層配線基板1翹曲而將卡固持器變厚，造成薄膜片2埋入於卡固持器內，使得探針7與測試墊片不能夠確實接觸的不良狀況，而採用於僅對薄膜片2之中心區域IA施加張力之狀態下，使薄膜片2黏接於黏接環6，而不對外周區域OA施加張力之構造，藉由提高用以規定薄膜片2距探針面之高度之黏接環6的高度，而提高薄膜片2距探針面之高度。
简体摘要：本发明系对于为了防止多层配线基板1翘曲而将卡固持器变厚，造成薄膜片2埋入于卡固持器内，使得探针7与测试垫片不能够确实接触的不良状况，而采用于仅对薄膜片2之中心区域IA施加张力之状态下，使薄膜片2黏接于黏接环6，而不对外周区域OA施加张力之构造，借由提高用以规定薄膜片2距探针面之高度之黏接环6的高度，而提高薄膜片2距探针面之高度。

73. 发明专利

TW200622918A 半導體裝置 SEMICONDUCTOR DEVICE 失效
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200622918A
公开(公告)日：2006-07-01
申请号：TW094131842
申请日：2005-09-15
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：西澤裕孝 NISHIZAWA, HIROTAKA , 大澤賢治 OSAWA, KENJI , 小池秀雄 KOIKE, HIDEO , 大迫潤一郎 OSAKO, JUNICHIRO , 和田環 WADA, TAMAKI
IPC分类号： G06K , H01R
CPC分类号： G06K19/07732 , G06K7/0013 , G06K7/0069 , G06K19/07743
摘要：本發明乃有關一種半導體裝置，具有外部界面端子和處理電路，裝設呈可拔取至主機裝置，接受動作電源者。前述電源供給用端子(VCC、VSS)乃具有拔取檢出用端子從主機裝置之對應端子脫離後，維持特定時間以上與前述主機裝置之對應端子之接觸的長度，較前述拔取檢出用端子，向拔取方向較長地加以形成。前述處理電路乃具有連接於前述外部界面端子之界面控制電路(2)，和經由前述界面控制電路所控制之可改寫非揮發性記憶體(3)；前述非揮發性記憶體乃經由之臨限值電壓的不同，進行資訊記憶，前述界面控制電路乃從前述拔取檢出用端子自主機裝置之對應端子脫離，以至於電源切斷，終止對於臨限值電壓之啟始化中途之記憶範圍，令記憶格之臨限值電壓，整飭於特定臨限值電壓分布之處理。
简体摘要：本发明乃有关一种半导体设备，具有外部界面端子和处理电路，装设呈可拔取至主机设备，接受动作电源者。前述电源供给用端子(VCC、VSS)乃具有拔取检出用端子从主机设备之对应端子脱离后，维持特定时间以上与前述主机设备之对应端子之接触的长度，较前述拔取检出用端子，向拔取方向较长地加以形成。前述处理电路乃具有连接于前述外部界面端子之界面控制电路(2)，和经由前述界面控制电路所控制之可改写非挥发性内存(3)；前述非挥发性内存乃经由之临限值电压的不同，进行信息记忆，前述界面控制电路乃从前述拔取检出用端子自主机设备之对应端子脱离，以至于电源切断，终止对于临限值电压之启始化中途之记忆范围，令记忆格之临限值电压，整饬于特定临限值电压分布之处理。

74. 发明专利

TWI257123B 連接裝置,半導體晶片檢查裝置及半導體裝置的製造方法 CONNECTING APPARATUS, SEMICONDUCTOR CHIP INSPECTING APPARATUS, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE 失效
简体标题：连接设备,半导体芯片检查设备及半导体设备的制造方法 CONNECTING APPARATUS, SEMICONDUCTOR CHIP INSPECTING APPARATUS, AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE
公开(公告)号：TWI257123B
公开(公告)日：2006-06-21
申请号：TW094119100
申请日：2005-06-09
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：森照享 , 成塚康則 NARIZUKA, YASUNORI , 藪下明 , 高根悦子 , 長谷部昭男 , 河上賢司
IPC分类号： H01L
CPC分类号： G01R1/06711 , G01R1/06744 , G01R1/0735 , G01R3/00
摘要：將接觸端子分別電性地接觸於形成在半導體晶片的複數電極墊而進行檢查該半導體晶片的連接裝置，本發明是以絕緣體形成構成上述接觸端子的四角錐狀的金屬製突起的一部分，實現將高速信號同時地傳送至以窄小間距排列於上述半導體晶片的上述複數微小的電極墊所進行的該半導體晶片的檢查。
简体摘要：将接触端子分别电性地接触于形成在半导体芯片的复数电极垫而进行检查该半导体芯片的连接设备，本发明是以绝缘体形成构成上述接触端子的四角锥状的金属制突起的一部分，实现将高速信号同时地发送至以窄小间距排列于上述半导体芯片的上述复数微小的电极垫所进行的该半导体芯片的检查。

75. 发明专利

TW200620632A 半導體記憶裝置审中-公开
简体标题：半导体记忆设备
公开(公告)号：TW200620632A
公开(公告)日：2006-06-16
申请号：TW094115624
申请日：2005-05-13
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：松井裕一 MATSUI, YUICHI , 松崎望 MATSUZAKI, NOZOMU , 高浦則克 TAKAURA, NORIKATSU , 山本直樹 YAMAMOTO, NAOKI , 松岡秀行 MATSUOKA, HIDEYUKI , 岩崎富生 IWASAKI, TOMIO
IPC分类号： H01L
CPC分类号： H01L45/06 , H01L27/2436 , H01L45/12 , H01L45/1233 , H01L45/1253 , H01L45/126 , H01L45/144 , H01L45/1675
摘要：由於硫屬化合物材料與高熔點金屬或矽氧化膜之黏著性低，於相變化記憶體之製造工序中有容易剝離之課題。此外，由於硫屬化合物材料之熱安定性低，於相變化記憶體之製造工序中有容易昇華之課題。於硫屬化合物材料層之上部及下部形成導電性或絕緣性之黏著層以提升剝離強度。另外，於硫屬化合物材料層之側壁形成由氮化膜構成之保護膜以抑制昇華。
简体摘要：由于硫属化合物材料与高熔点金属或硅氧化膜之黏着性低，于相变化内存之制造工序中有容易剥离之课题。此外，由于硫属化合物材料之热安定性低，于相变化内存之制造工序中有容易升华之课题。于硫属化合物材料层之上部及下部形成导电性或绝缘性之黏着层以提升剥离强度。另外，于硫属化合物材料层之侧壁形成由氮化膜构成之保护膜以抑制升华。

76. 发明专利

TW200620470A 半導體裝置 SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200620470A
公开(公告)日：2006-06-16
申请号：TW094136655
申请日：2005-10-20
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：山口直 TADASHI YAMAGUCHI , 淺井孝祐 KOYU ASAI , 澤田真人 MAHITO SAWADA , 小林清輝 KIYOTERU KOBAYASHI , 村田龍紀 TATSUNORI MURATA , 清水悟 SATOSHI SHIMIZU
IPC分类号： H01L
CPC分类号： H01L21/76802 , H01L21/76801 , H01L21/76828 , H01L21/76829 , H01L21/76837 , H01L23/53295 , H01L23/564 , H01L2924/0002 , H01L2924/13091 , H01L2924/00
摘要：本發明的半導體裝置係，為將利用HDP–CVD等形成層間絕緣膜(5)之際所發生的氫離子予以去除，俾解除氫離子對裝置所造成的影響，便在已形成閘極(1)的半導體基板(2)上，設置：接觸層(3)、金屬佈線(4)及層間絕緣膜(5)；而，層間絕緣膜(5)係使用含氫原子的原料氣體，並利用經施加偏壓的電漿CVD形成於金屬佈線(4)上，且在金屬佈線(4)與層間絕緣膜(5)的下層設有氮氧化矽膜(6)。
简体摘要：本发明的半导体设备系，为将利用HDP–CVD等形成层间绝缘膜(5)之际所发生的氢离子予以去除，俾解除氢离子对设备所造成的影响，便在已形成闸极(1)的半导体基板(2)上，设置：接触层(3)、金属布线(4)及层间绝缘膜(5)；而，层间绝缘膜(5)系使用含氢原子的原料气体，并利用经施加偏压的等离子CVD形成于金属布线(4)上，且在金属布线(4)与层间绝缘膜(5)的下层设有氮氧化硅膜(6)。

77. 发明专利

TW200620286A 半導體記憶裝置失效
简体标题：半导体记忆设备
公开(公告)号：TW200620286A
公开(公告)日：2006-06-16
申请号：TW094117706
申请日：2005-05-30
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：石井智之 ISHII, TOMOYUKI , 峰利之 MINE, TOSHIYUKI , 佐野聰明 SANO, TOSHIAKI , 龜代典史 KAMESHIRO, NORIFUMI
IPC分类号： G11C
CPC分类号： H01L27/105 , G11C11/405 , G11C2207/104 , H01L21/823456 , H01L21/823462 , H01L27/1052 , H01L27/11 , H01L27/1116
摘要：今日隨著微細化的進展，針對用於取代SRAM之半導體記憶體之需求孔急。然而，如何實現兼具與邏輯電晶體之製程整合性、及降低成本，是待解決之問題。本發明係在同一晶片內具有邏輯部與記憶體部之半導體裝置；其特徵在於，記憶體部之單位記憶格至少具有二個電晶體；上述一個電晶體係實施儲存電荷存取之寫入電晶體；上述其他電晶體係讀出電晶體，其係依存於寫入電晶體所存取之儲存電荷量，使設置於其源極汲極間之電導產生變化者；上述讀出電晶體係使用比邏輯部之電晶體更厚之閘極絕緣膜者；上述讀出電晶體係使用與邏輯部相同之擴散層結構者。
简体摘要：今日随着微细化的进展，针对用于取代SRAM之半导体内存之需求孔急。然而，如何实现兼具与逻辑晶体管之制程集成性、及降低成本，是待解决之问题。本发明系在同一芯片内具有逻辑部与内存部之半导体设备；其特征在于，内存部之单位记忆格至少具有二个晶体管；上述一个晶体管系实施存储电荷存取之写入晶体管；上述其他晶体管系读出晶体管，其系依存于写入晶体管所存取之存储电荷量，使设置于其源极汲极间之电导产生变化者；上述读出晶体管系使用比逻辑部之晶体管更厚之闸极绝缘膜者；上述读出晶体管系使用与逻辑部相同之扩散层结构者。

78. 发明专利

TW200619638A 半導體裝置 SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体设备 SEMICONDUCTOR DEVICE
公开(公告)号：TW200619638A
公开(公告)日：2006-06-16
申请号：TW094137107
申请日：2005-10-24
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：岡本真子 MAKO OKAMOTO , 森下玄 FUKASHI MORISHITA
IPC分类号： G01R , G11C , H02M
CPC分类号： G11C5/145 , G11C11/4074 , G11C11/4085 , H03K5/2481
摘要：本發明之目的是提供具備有可以高速動作之檢測器電路和負電壓產生電路之半導體裝置。本發明之解決手段是一種負電壓產生電路，具備有：充電泵電路1；第1分壓電路21，用來對該充電泵電路1之輸出(VNEG)和電源VDD之間之電壓進行分壓，藉以輸出檢測用電位VDIV；基準電壓產生電路3，用來產生基準電位VREF；和比較器電路22，用來使檢測用電位VDIV和基準電位VREF進行比較。充電泵電路1被比較器電路22之輸出信號SDET驅動，藉以產生負電壓VNEG。第1分壓電路21利用NMOS電晶體N1、N2對負電壓VNEG和電源VDD之間之電壓進行分壓，藉以獲得檢測用電位VDIV。
简体摘要：本发明之目的是提供具备有可以高速动作之检测器电路和负电压产生电路之半导体设备。本发明之解决手段是一种负电压产生电路，具备有：充电泵电路1；第1分压电路21，用来对该充电泵电路1之输出(VNEG)和电源VDD之间之电压进行分压，借以输出检测用电位VDIV；基准电压产生电路3，用来产生基准电位VREF；和比较器电路22，用来使检测用电位VDIV和基准电位VREF进行比较。充电泵电路1被比较器电路22之输出信号SDET驱动，借以产生负电压VNEG。第1分压电路21利用NMOS晶体管N1、N2对负电压VNEG和电源VDD之间之电压进行分压，借以获得检测用电位VDIV。

79. 发明专利

TW200618177A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF 审中-公开
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
公开(公告)号：TW200618177A
公开(公告)日：2006-06-01
申请号：TW094131784
申请日：2005-09-15
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：上杉勝洋 UESUGI, KATSUHIRO , 片山克生 KATAYAMA, KATSUO , 酒井克尚 SAKAI, KATSUHISA
IPC分类号： H01L
CPC分类号： H01L21/76802 , H01L21/76829 , H01L21/76834
摘要：本發明之目的在於：在層間絕緣膜(1)上形成蝕刻檔止膜(2)，並在蝕刻檔止膜(2)上形成導電層(3)。形成蝕刻檔止膜(4)以覆蓋導電層(3)，並在蝕刻檔止膜(4)上形成層間絕緣膜(5)。在前述構造中，首先，以第1蝕刻條件，將層間絕緣膜(5)上下貫穿，形成使蝕刻檔止膜(4)表面露出的孔。之後，以第二蝕刻條件，去除構成此孔底面的蝕刻檔止膜(4)，形成到達導電層(3)的孔。並在孔中埋設連接配線(8)。藉此，獲得可防止到達導電層的孔由於對位偏移而到達下側層間絕緣層之半導體裝置以及其製造方法。
简体摘要：本发明之目的在于：在层间绝缘膜(1)上形成蚀刻档止膜(2)，并在蚀刻档止膜(2)上形成导电层(3)。形成蚀刻档止膜(4)以覆盖导电层(3)，并在蚀刻档止膜(4)上形成层间绝缘膜(5)。在前述构造中，首先，以第1蚀刻条件，将层间绝缘膜(5)上下贯穿，形成使蚀刻档止膜(4)表面露出的孔。之后，以第二蚀刻条件，去除构成此孔底面的蚀刻档止膜(4)，形成到达导电层(3)的孔。并在孔中埋设连接配线(8)。借此，获得可防止到达导电层的孔由于对位偏移而到达下侧层间绝缘层之半导体设备以及其制造方法。

80. 发明专利

TW200617969A 半導體記憶裝置 SEMICONDUCTOR MEMORY DEVICE 审中-公开
简体标题：半导体记忆设备 SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TW200617969A
公开(公告)日：2006-06-01
申请号：TW094123603
申请日：2005-07-12
申请人：瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP.
发明人：倉田英明 KURATA, HIDEAKI , 大津賀一雄 OTSUGA, KAZUO , 世子佳孝 SASAGO, YOSHITAKA , 小林孝 KOBAYASHI, TAKASHI , 有金剛 ARIGANE, TSUYOSHI
IPC分类号： G11C
CPC分类号： H01L27/11521 , G11C16/0425 , G11C16/0433 , G11C16/12 , G11C16/3459 , H01L27/115 , H01L27/11524
摘要：本發明係追求一種於快閃記憶體中，於微細化時由於縮短電晶體通道長度，故可抑制漏電流。具有補助電極之AND型記憶陣列，係藉由使用MOS電晶體之F-N穿隧?應減少記憶胞面積，但微細化更增進時通道方向之漏電流乃變大，故寫入特性之惡化、消耗電流之增大及讀取不良等都成為問題。為了達成上述目的，本發明之特徵係於寫入及讀取動作中，將相互平行配線之補助電極中至少1條之補助電極設定為負之電位，藉由將前述補助電極附近之半導體基板表面作成非導通電性，進行電性元件分離。
简体摘要：本发明系追求一种于闪存中，于微细化时由于缩短晶体管信道长度，故可抑制漏电流。具有补助电极之AND型记忆数组，系借由使用MOS晶体管之F-N穿隧?应减少记忆胞面积，但微细化更增进时信道方向之漏电流乃变大，故写入特性之恶化、消耗电流之增大及读取不良等都成为问题。为了达成上述目的，本发明之特征系于写入及读取动作中，将相互平行配线之补助电极中至少1条之补助电极设置为负之电位，借由将前述补助电极附近之半导体基板表面作成非导通电性，进行电性组件分离。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式