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    • 26. 发明专利
    • 時間至數位轉換器及轉換方法
    • 时间至数码转换器及转换方法
    • TW201824754A
    • 2018-07-01
    • TW106144816
    • 2017-12-20
    • 奧地利商AMS有限公司AMS AG
    • 卡培爾 羅伯特KAPPEL, ROBERT巴恩姆勒 弗萊德里奇BAHNMUELLER, FRIEDRICH藍高爾 弗萊德里奇LAENGAUER, FRIEDRICH毛特納 克里斯群MAUTNER, CHRISTIAN
    • H03M1/50
    • 一種時間至數位轉換器配置具有環式振盪器(RO)及連結至該環式振盪器之第一及第二計數器(CT0、CT1),該環式振盪器(RO)有複數個反相元件(I)。若正向邊緣轉換是存在於該等反向元件的一者,則該第一計數器經由配置以遞增第一計數器數值(C0)。若負向邊緣轉換是存在於該等反向元件的該一者,則該第二計數器經由配置以遞增第二計數器數值(C1)。儲存元件(STO0)儲存該第一及該第二計數器數值及該複數個反相元件之邏輯狀態。連結至該儲存元件(STO0)之解碼器(DEC0)依據該儲存的邏輯狀態之評估選擇該第一及該第二計數器數值的一者作為有效數值,以及依據該有效數值及該儲存的邏輯狀態輸出總計數器數值。
    • 一种时间至数码转换器配置具有环式振荡器(RO)及链接至该环式振荡器之第一及第二计数器(CT0、CT1),该环式振荡器(RO)有复数个反相组件(I)。若正向边缘转换是存在于该等反向组件的一者,则该第一计数器经由配置以递增第一计数器数值(C0)。若负向边缘转换是存在于该等反向组件的该一者,则该第二计数器经由配置以递增第二计数器数值(C1)。存储组件(STO0)存储该第一及该第二计数器数值及该复数个反相组件之逻辑状态。链接至该存储组件(STO0)之译码器(DEC0)依据该存储的逻辑状态之评估选择该第一及该第二计数器数值的一者作为有效数值,以及依据该有效数值及该存储的逻辑状态输出总计数器数值。