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    • 24. 发明专利
    • 積體電路及其製作與操作方法
    • 集成电路及其制作与操作方法
    • TW201644006A
    • 2016-12-16
    • TW104118065
    • 2015-06-04
    • 旺宏電子股份有限公司MACRONIX INTERNATIONAL CO., LTD.
    • 葉騰豪YEH, TENG-HAO胡志瑋HU, CHIH-WEI林立穎LIN, LEE-YIN
    • H01L21/8247H01L27/115G11C11/063G11C11/56
    • 一種積體電路包括含有記憶電晶體的立體NAND記憶體陣列、複數條位元線,不同的位元線耦接至立體NAND記憶體陣列的不同部位、以及位於半導體疊層中的複數個電晶體對。半導體疊層中的不同層包括複數個電晶體對中的不同的電晶體對。每一個電晶體對包含第一電晶體和第二電晶體。其中,第一電晶體包括第一和第三源極/汲極端點;第二電晶體包括第二和第三源極/汲極端點。第一源極/汲極端點電性耦接至一抹除電壓線。第二源極/汲極端點電性耦接至複數條寫入/讀取電壓線中相對應之一者。第三源極/汲極端點電性耦接至複數條位元線中相對應之一者。
    • 一种集成电路包括含有记忆晶体管的三維NAND内存数组、复数条比特线,不同的比特线耦接至三維NAND内存数组的不同部位、以及位于半导体叠层中的复数个晶体管对。半导体叠层中的不同层包括复数个晶体管对中的不同的晶体管对。每一个晶体管对包含第一晶体管和第二晶体管。其中,第一晶体管包括第一和第三源极/汲极端点;第二晶体管包括第二和第三源极/汲极端点。第一源极/汲极端点电性耦接至一抹除电压线。第二源极/汲极端点电性耦接至复数条写入/读取电压线中相对应之一者。第三源极/汲极端点电性耦接至复数条比特线中相对应之一者。
    • 26. 发明专利
    • 記憶體結構及其製造方法
    • 内存结构及其制造方法
    • TW201630161A
    • 2016-08-16
    • TW104103970
    • 2015-02-05
    • 旺宏電子股份有限公司MACRONIX INTERNATIONAL CO., LTD.
    • 胡志瑋HU, CHIH-WEI葉騰豪YEH, TENG-HAO
    • H01L27/10
    • 在此提供一種記憶體結構及其製造方法。這種記憶體結構包括一基板、複數堆疊、複數電荷捕捉層、複數通道層及複數閘極結構。堆疊設置於基板上。該些堆疊分別包括交替堆疊的複數導電長條及複數絕緣長條。電荷捕捉層交錯地設置於堆疊之每相鄰二者上。通道層分別設置於電荷捕捉層上。閘極結構分別設置於堆疊上並連接通道層。該些閘極結構分別包括一導電結構及一介電結構。導電結構包括一環狀部分。介電結構環繞導電結構的該環狀部分。
    • 在此提供一种内存结构及其制造方法。这种内存结构包括一基板、复数堆栈、复数电荷捕捉层、复数信道层及复数闸极结构。堆栈设置于基板上。该些堆栈分别包括交替堆栈的复数导电长条及复数绝缘长条。电荷捕捉层交错地设置于堆栈之每相邻二者上。信道层分别设置于电荷捕捉层上。闸极结构分别设置于堆栈上并连接信道层。该些闸极结构分别包括一导电结构及一介电结构。导电结构包括一环状部分。介电结构环绕导电结构的该环状部分。