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1. 发明专利

TWI331383B 半導體封裝結構、加強材及其封裝方法 SEMICONDUCTOR PACKAGE STRUCTURE, STIFFENER AND METHOD OF MAKING SAME 有权
简体标题：半导体封装结构、加强材及其封装方法 SEMICONDUCTOR PACKAGE STRUCTURE, STIFFENER AND METHOD OF MAKING SAME
公开(公告)号：TWI331383B
公开(公告)日：2010-10-01
申请号：TW095129894
申请日：2006-08-15
申请人：台灣積體電路製造股份有限公司
发明人：李建勳 , 蕭永寬
IPC分类号： H01L
CPC分类号： H01L23/04 , H01L21/52 , H01L21/563 , H01L23/36 , H01L24/28 , H01L24/81 , H01L2224/16225 , H01L2224/73203 , H01L2224/73204 , H01L2224/73253 , H01L2224/8121 , H01L2224/81815 , H01L2224/83102 , H01L2224/92125 , H01L2924/01005 , H01L2924/01029 , H01L2924/01033 , H01L2924/14 , H01L2924/15311 , H01L2924/16195 , H01L2924/3511
摘要：本發明提供一種半導體封裝結構及其製造方法，該半導體封裝結構包括一基底具有正面及背面；一半導體晶片固定在基底的正面上；一導熱加強材固定在基底的正面上並包圍晶片，該加強材具有第一區及第二區，其中第一區較第二區寬，使得點膠機容易進出晶片與基底間的間隙；一底部填膠層填充在該間隙中並硬化；以及複數個錫球固定在基底的背面上。
简体摘要：本发明提供一种半导体封装结构及其制造方法，该半导体封装结构包括一基底具有正面及背面；一半导体芯片固定在基底的正面上；一导热加强材固定在基底的正面上并包围芯片，该加强材具有第一区及第二区，其中第一区较第二区宽，使得点胶机容易进出芯片与基底间的间隙；一底部填胶层填充在该间隙中并硬化；以及复数个锡球固定在基底的背面上。

2. 发明专利

TW392224B 改善氮氧矽化物罩幕定義出垂直複晶矽化金屬閘極的方法有权
简体标题：改善氮氧硅化物罩幕定义出垂直复晶硅化金属闸极的方法
公开(公告)号：TW392224B
公开(公告)日：2000-06-01
申请号：TW087117904
申请日：1998-10-28
申请人：台灣積體電路製造股份有限公司
发明人：林煥哲 , 劉人誠 , 蔡嘉雄 , 蕭永寬
IPC分类号： H01L
摘要：本發明揭示一種改善氮氧矽化物罩幕定義出垂直複晶矽化金屬閘極的方法，其步驟包括:提供一基底;依序形成一閘極氧化層、一複晶矽層、以及一矽化金屬層所構成之堆疊層於該基底上;以微影程序以及蝕刻技術在MOS閘極預定處形成一氮氧矽化物硬罩幕於該堆疊層上;利用氯氣/氦氣－氧氣/氮氣混合氣體所構成之氣體電漿，乾蝕刻未被該硬罩幕所覆蓋的裸露堆疊層至該基底為止;以及去除該硬罩幕層，獲得一邊緣垂直的複晶矽化金屬閘電極結構。
简体摘要：本发明揭示一种改善氮氧硅化物罩幕定义出垂直复晶硅化金属闸极的方法，其步骤包括:提供一基底;依序形成一闸极氧化层、一复晶硅层、以及一硅化金属层所构成之堆栈层于该基底上;以微影进程以及蚀刻技术在MOS闸极预定处形成一氮氧硅化物硬罩幕于该堆栈层上;利用氯气/氦气－氧气/氮气混合气体所构成之气体等离子，干蚀刻未被该硬罩幕所覆盖的裸露堆栈层至该基底为止;以及去除该硬罩幕层，获得一边缘垂直的复晶硅化金属闸电极结构。

3. 发明专利

TW366540B 多層結構蝕刻方法失效
简体标题：多层结构蚀刻方法
公开(公告)号：TW366540B
公开(公告)日：1999-08-11
申请号：TW087104761
申请日：1998-03-30
申请人：台灣積體電路製造股份有限公司
发明人：蕭永寬
IPC分类号： H01L
摘要：一種多層結構蝕刻方法，包括下列步驟：首先提供一基底，其次依序在基底上方沈積複數個半導體層，形成多層結構(multi-films structure)。接著在最上層半導體層表面塗佈(coating)一抗反射層(ARC：anti- reflection coating)作為遮蔽罩幕。依續塗佈一光阻，並定義所欲蝕刻之圖案，形成露出抗反射層部份表面之開口，之後透過開口，對抗反射層及多層結構進行蝕刻。
简体摘要：一种多层结构蚀刻方法，包括下列步骤：首先提供一基底，其次依序在基底上方沉积复数个半导体层，形成多层结构(multi-films structure)。接着在最上层半导体层表面涂布(coating)一抗反射层(ARC：anti- reflection coating)作为屏蔽罩幕。依续涂布一光阻，并定义所欲蚀刻之图案，形成露出抗反射层部份表面之开口，之后透过开口，对抗反射层及多层结构进行蚀刻。

4. 发明专利

TW392280B 製作圓柱形電容或鰭形電容於矽晶圓上時降低缺陷之方法失效
简体标题：制作圆柱形电容或鳍形电容于硅晶圆上时降低缺陷之方法
公开(公告)号：TW392280B
公开(公告)日：2000-06-01
申请号：TW086104068
申请日：1997-03-28
申请人：台灣積體電路製造股份有限公司
发明人：黃源昌 , 蕭永寬 , 歐陽大中
IPC分类号： H01L
摘要：本發明係揭露一種製作圓柱形電容或鰭形電容於矽晶圓上時降低缺陷之方法。本發明利用一負光阻覆蓋在晶圓之周圍曝光製程以保護矽晶圓周圍。此製程保護了複晶矽層從矽晶圓周圍剝離的可能，而得以降低矽晶圓上出現顆粒及缺陷的情形。
简体摘要：本发明系揭露一种制作圆柱形电容或鳍形电容于硅晶圆上时降低缺陷之方法。本发明利用一负光阻覆盖在晶圆之周围曝光制程以保护硅晶圆周围。此制程保护了复晶硅层从硅晶圆周围剥离的可能，而得以降低硅晶圆上出现颗粒及缺陷的情形。

5. 发明专利

TW383496B 柱狀電容器之製造方法失效
简体标题：柱状电容器之制造方法
公开(公告)号：TW383496B
公开(公告)日：2000-03-01
申请号：TW087107088
申请日：1998-05-07
申请人：台灣積體電路製造股份有限公司
发明人：蕭永寬 , 吳振銘 , 李豫華
IPC分类号： H01L
摘要：本發明提出一種柱狀電容器之製造方法，其步驟包括：提供一包含元件之半導體基底﹔形成一第一絕緣層於該半導體基底上，並在該半導體預定形成電容器之位置上形成一第一接觸開口，裸露出該半導體基底之表面﹔溝填一第一導電層於該第一接觸開口內﹔依序形成由一第二絕緣層以及一第三絕緣層所構成之堆疊層於該第一絕緣層以及該第一導電層上﹔蝕刻該堆疊層，於該第一接觸開口上方之區域形成一範圍略大於該第一接觸開口且貫穿該第三絕緣層之第二接觸開口﹔形成一柱狀第二導電層於該第二接觸開口內，並且與該第一導電層連接﹔去除該第三絕緣層，形成一柱狀下電極﹔以及依序形成一介電層以及一第二導電層於該柱狀下電極上並加以定義，完成一柱狀電容器。
简体摘要：本发明提出一种柱状电容器之制造方法，其步骤包括：提供一包含组件之半导体基底﹔形成一第一绝缘层于该半导体基底上，并在该半导体预定形成电容器之位置上形成一第一接触开口，裸露出该半导体基底之表面﹔沟填一第一导电层于该第一接触开口内﹔依序形成由一第二绝缘层以及一第三绝缘层所构成之堆栈层于该第一绝缘层以及该第一导电层上﹔蚀刻该堆栈层，于该第一接触开口上方之区域形成一范围略大于该第一接触开口且贯穿该第三绝缘层之第二接触开口﹔形成一柱状第二导电层于该第二接触开口内，并且与该第一导电层连接﹔去除该第三绝缘层，形成一柱状下电极﹔以及依序形成一介电层以及一第二导电层于该柱状下电极上并加以定义，完成一柱状电容器。

6. 发明专利

TWI328868B 半導體封裝結構 SEMICONDUCTOR PACKAGES 有权
简体标题：半导体封装结构 SEMICONDUCTOR PACKAGES
公开(公告)号：TWI328868B
公开(公告)日：2010-08-11
申请号：TW096105053
申请日：2007-02-12
申请人：台灣積體電路製造股份有限公司
发明人：牛保剛 , 曹佩華 , 蔡豪益 , 蕭永寬 , 王忠裕 , 侯上勇 , 林裕庭
IPC分类号： H01L
CPC分类号： H01L24/12 , H01L23/49816 , H01L23/49838 , H01L24/81 , H01L2224/0554 , H01L2224/05552 , H01L2224/05573 , H01L2224/13099 , H01L2224/8119 , H01L2224/8121 , H01L2224/81815 , H01L2924/00014 , H01L2924/01006 , H01L2924/01015 , H01L2924/01033 , H01L2924/01068 , H01L2924/01075 , H01L2924/01082 , H01L2924/014 , H01L2924/30107 , H01L2224/05599 , H01L2224/0555 , H01L2224/0556
摘要：本發明提供一種半導體封裝結構，包括：一封裝基板，其具有一表面用以接受一半導體晶片，該半導體晶片面對面連接至該封裝基板，該表面上具有以複數個接觸墊構成之一圖案，其中各接觸墊用以接受該半導體晶片之一焊接凸塊，該圖案包括一中央區、一外部區以及一過渡區，其中該外部區圍繞該中央區，該過渡區在該中央區及該外部區之間，且該過渡區之圖案密度小於該中央區及該外部區之圖案密度。
简体摘要：本发明提供一种半导体封装结构，包括：一封装基板，其具有一表面用以接受一半导体芯片，该半导体芯片面对面连接至该封装基板，该表面上具有以复数个接触垫构成之一图案，其中各接触垫用以接受该半导体芯片之一焊接凸块，该图案包括一中央区、一外部区以及一过渡区，其中该外部区围绕该中央区，该过渡区在该中央区及该外部区之间，且该过渡区之图案密度小于该中央区及该外部区之图案密度。

7. 发明专利

TW389983B 提昇自行對準接觸窗與閘極之隔離間距的方法有权
简体标题：提升自行对准接触窗与闸极之隔离间距的方法
公开(公告)号：TW389983B
公开(公告)日：2000-05-11
申请号：TW087116534
申请日：1998-10-06
申请人：台灣積體電路製造股份有限公司
发明人：林煥哲 , 趙立志 , 劉人誠 , 蕭永寬
IPC分类号： H01L
摘要：本發明提出一種可提昇自行對準接觸窗與閘極之隔離間距的改良製程，其使用一氮氧化矽(SiON)層取代習知的氮化矽層，作為以C12/HBr電漿蝕刻金屬複晶矽化物疊層時的硬式罩幕。由於在蝕刻過程中氮氧化矽層會釋放出氧元素，並與金屬複晶矽化物疊層側壁上被蝕刻光阻所生成之聚合物保護層反應而揮發掉，使得金屬複晶矽化物疊層的側面蝕刻速率加快，因此所生成之閘極的水平尺寸將小於氮氧化矽層者，從而在使用相同尺寸硬式罩幕情況下增加了閘極之間距。之後，在氮氧化矽層和金屬複晶矽化物疊層側壁上生成的絕緣間隙壁，即具有較厚之下半部，可提昇接觸窗與閘極之間的隔離間距。
简体摘要：本发明提出一种可提升自行对准接触窗与闸极之隔离间距的改良制程，其使用一氮氧化硅(SiON)层取代习知的氮化硅层，作为以C12/HBr等离子蚀刻金属复晶硅化物叠层时的硬式罩幕。由于在蚀刻过程中氮氧化硅层会释放出氧元素，并与金属复晶硅化物叠层侧壁上被蚀刻光阻所生成之聚合物保护层反应而挥发掉，使得金属复晶硅化物叠层的侧面蚀刻速率加快，因此所生成之闸极的水平尺寸将小于氮氧化硅层者，从而在使用相同尺寸硬式罩幕情况下增加了闸极之间距。之后，在氮氧化硅层和金属复晶硅化物叠层侧壁上生成的绝缘间隙壁，即具有较厚之下半部，可提升接触窗与闸极之间的隔离间距。

8. 发明专利

TW373327B DRAM電容器下層電極及含此下層電極之DRAM電容器製程失效
简体标题： DRAM电容器下层电极及含此下层电极之DRAM电容器制程
公开(公告)号：TW373327B
公开(公告)日：1999-11-01
申请号：TW087111003
申请日：1998-07-07
申请人：台灣積體電路製造股份有限公司
发明人：蕭永寬 , 王銓中
IPC分类号： H01L
摘要：本發明揭示一種電容器下層電極之製程，其步驟包括：提供一基底；形成一具特定形狀之第一複晶矽層於該基底之下層電極預定處；形成一矽化鎢層於該複晶矽層上；施一熱氧化處理，使得部份位在表面的矽化鎢產生氧化反應，而形成一表面糙糙的氧化層；蝕刻去除該矽化鎢層表面粗糙的氧化層，形成一表面粗糙的矽化鎢層；形成一第二複晶矽層適順性地覆蓋於該表面粗糙的矽化鎢層上；以及施一平坦化處理，完成一由第一複晶矽層/表面粗糙的矽化鎢層/第二複晶矽層所構成之下層電極。
简体摘要：本发明揭示一种电容器下层电极之制程，其步骤包括：提供一基底；形成一具特定形状之第一复晶硅层于该基底之下层电极预定处；形成一硅化钨层于该复晶硅层上；施一热氧化处理，使得部份位在表面的硅化钨产生氧化反应，而形成一表面糙糙的氧化层；蚀刻去除该硅化钨层表面粗糙的氧化层，形成一表面粗糙的硅化钨层；形成一第二复晶硅层适顺性地覆盖于该表面粗糙的硅化钨层上；以及施一平坦化处理，完成一由第一复晶硅层/表面粗糙的硅化钨层/第二复晶硅层所构成之下层电极。

9. 发明专利

TW318955B 增加動態隨機存取記憶體更新週期之積體電路製造方法失效
简体标题：增加动态随机存取内存更新周期之集成电路制造方法
公开(公告)号：TW318955B
公开(公告)日：1997-11-01
申请号：TW086101280
申请日：1997-02-04
申请人：台灣積體電路製造股份有限公司
发明人：黃源昌 , 蔣敏雄 , 蕭永寬
IPC分类号： H01L
摘要：一種增加動態隨機存取記憶體更新週期(Refresh Time)之積体電路製造方法，係在一半導体基底上製備完成MOS記憶元後，在該MOS上形成有一作為位元線之複晶矽層，然後順序地在其上方之介電層中形成一接觸孔、以及形成第一金屬層於該接觸孔中以連接該MOS記憶元之位元線，在形成該第一金屬層之後，於含氮氣及氫氣環境中，在攝氐400至500度之溫度條件下，對該第一金屬層之表面進行高溫處理，其處理時間係介於30至60分鐘。
简体摘要：一种增加动态随机存取内存更新周期(Refresh Time)之积体电路制造方法，系在一半导体基底上制备完成MOS记忆元后，在该MOS上形成有一作为比特线之复晶硅层，然后顺序地在其上方之介电层中形成一接触孔、以及形成第一金属层于该接触孔中以连接该MOS记忆元之比特线，在形成该第一金属层之后，于含氮气及氢气环境中，在摄氐400至500度之温度条件下，对该第一金属层之表面进行高温处理，其处理时间系介于30至60分钟。

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