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1. 发明授权

KR100945155B1 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한고속 가산-비교-선택 연산 장치 有权
标题翻译：在维特比解码器中具有两位电平流水线结构的高速ACS单元装置
公开(公告)号：KR100945155B1
公开(公告)日：2010-03-08
申请号：KR1020080045045
申请日：2008-05-15
申请人： 인하대학교 산학협력단
发明人： 이한호 , 구용제
IPC分类号： G06F7/505 , G06F9/38
摘要： 본 발명에 따른 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한 고속 가산-비교-선택 연산 장치는 길쌈 부호를 기초로 오류값을 구하기 위하여 최상위 비트에서 최하위 비트까지 2 비트씩 연산하는 파이프라인 구조로 연결된 하나 이상의 기본 블록을 포함하되, 상기 기본 블록은 가지값 BM[n+1] 및 상태값 S[n+1]을 기초로 결정되는 가산, 감산, 비교 연산을 수행하는 ACS 연산 장치를 기초로, 2비트 별로 가산 연산을 하는 전가산기; 시간 t
n+1 의 가지값과 상태값을 이용하여 2비트를 하나의 그룹으로 파이프라인 처리되어 최대값을 결정하는 연산을 수행하는 최대값 선택 모듈(MS); 및 하위 비트에서 가산 연산을 통해 발생할 수 있는 캐리들의 영향으로 인한 결정 비트의 결과 값의 연산 상의 오류를 방지하는 최대 위치 모듈(MP)를 각각 포함하여 구성되어 연산 속도를 향상 할 수 있으며, 2비트 단위로 ACS 연산 회로가 파이프라인 처리되어 있기 때문에 ACS 연산 회로의 연산 비트의 증가에 따른 임계 경로의 연산 지연 시간이 늘어나지 않는 효과가 있다.
비터비 복호기, 2 비트 레벨 파이프라인 ACS 연산 회로, ACS 연산 회로

2. 发明授权

KR101008587B1 타입 ＩＯＮB를 이용한 ＧＦ（2ｍ）상의 효율적인 비트-시리얼 곱셈기 有权
标题翻译：有效的位串行乘法在2？使用最佳的正常碱基？
公开(公告)号：KR101008587B1
公开(公告)日：2011-01-17
申请号：KR1020080137372
申请日：2008-12-30
申请人： 대구대학교 산학협력단
发明人： 김창훈 , 박종태 , 권순학 , 권윤기
IPC分类号： G06F7/504 , G06F7/505 , G06F9/30
摘要： 본 발명은 타입 I ONB를 이용한 GF(2
m )상의 효율적인 비트-시리얼 곱셈기에 관한 것으로, A레지스터부(10)와; B레지스터부(20)와; 논리연산부(30)와; R레지스터부(40)로 구성되고, 상기 R레지스터부(40)의 레지스터(R
0 ∼ R
9 ) 각각은 하나의 AND 게이트(41)와; 하나의 XOR 게이트(42) 및; 하나의 플립-플롭(43)으로 구성되어 Kwon 등의 곱셈기와 유사하게 타입 I ONB의 곱행렬이 대칭임을 이용하여 계산 과정의 부분합 신호를 재사용함으로 Agnew 등의 곱셈기에 비해 낮은 하드웨어 복잡도를 가지며, Reyhani-Masoleh 등의 곱셈기에 비해 낮은 최대 처리기 지연시간을 가지고, pairing 기반 암호시스템에서 표수 2인 경우 embedding degree가 4이므로 정규 기저를 이용한 합성체(composite field)에서 효율적일 뿐만 아니라 높은 차수의 m에 대해 최적 정규 기저 타입I, II를 이용한 합성체에서의 곱셈 역산도 쉽고 얻을 수 있는 각별한 장점이 있는 유용한 발명이다.
비트-시리얼 곱셈기, 열벡터, XOR 연산, 플립-플롭.

3. 发明公开

KR1020100078978A 타입 ＩＯＮB를 이용한 ＧＦ（2ｍ）상의 효율적인 비트-시리얼 곱셈기 有权
标题翻译：在GF（2m）中使用I型的最佳正常基础进行有效的位串行乘法
公开(公告)号：KR1020100078978A
公开(公告)日：2010-07-08
申请号：KR1020080137372
申请日：2008-12-30
申请人： 대구대학교 산학협력단
发明人： 김창훈 , 박종태 , 권순학 , 권윤기
IPC分类号： G06F7/504 , G06F7/505 , G06F9/30
CPC分类号： G06F9/30134 , G06F7/525 , H03K19/21
摘要： PURPOSE: An efficient bit-serial multiplication in GF(2m) using an optimal normal bases of type 1 is provided to reduce the maximum processing time and hardware complexity by using a partially summed signal for a calculation procedure. CONSTITUTION: An efficient bit-serial multiplier of a GF(2^m) using type-1 comprises an m number of AND gages, a 3m/2 number of XOR gages and a 3m number of flip-flops. A finite field GF(2^m) a m-dimensional vector space of GF(2) phase having 2m number of elements.
摘要翻译：目的：提供使用类型1的最佳正态基的GF（2m）中的有效位串行乘法，以通过使用部分求和信号来计算程序来减少最大处理时间和硬件复杂度。构成：使用类型1的GF（2 ^ m）的有效位串行乘法器包括m个AND量规，3m / 2数量的XOR量规和3m个触发器数量。有限域GF（2 ^ m）具有2m个元素的GF（2）相的m维向量空间。

4. 发明授权

KR101566408B1 불 마스크와 산술 마스크의 변환 회로 및 변환 방법 有权
标题翻译：布尔和算术掩码之间的转换电路和方法
公开(公告)号：KR101566408B1
公开(公告)日：2015-11-05
申请号：KR1020090021866
申请日：2009-03-13
申请人： 삼성전자주식회사
发明人： 백유진
IPC分类号： G06F7/505 , G06F9/305 , H03K19/00
CPC分类号： G06F7/764
摘要： 논리게이트의수 및연산시간을감소시킬수 있는불 마스크와산술마스크의변환회로및 변환방법이개시된다. 상기불 마스크과산술마스크의변환회로는, m 개의변환부(m은 2 이상인자연수)를구비하는불 마스크와산술마스크의변환회로에있어서, 제1 변환부는, 입력데이터들각각의첫 번째비트들을입력받고, 상기입력받은비트들중의어느하나를제1 출력비트로서출력하며, 상기입력받은비트들중의일부를배타적논리합연산하여그 결과를제1 중간결과비트로서제2 변환부로출력하고, 제n 변환부는(n은 2 이상이고, m 이하인자연수), 상기입력데이터들각각의 n-1번째비트들및 n번째비트들을입력받고, 제n-1 중간결과비트및 제n-1 출력비트중 적어도하나를제n-1 변환부로부터입력받으며, 상기입력받은비트들중에서제1 그룹을논리곱연산및 배타적논리합연산하여그 결과를제n 출력비트로서출력하고, 상기입력받은비트들중에서제2 그룹을논리곱연산및 배타적논리합연산하여제n 중간결과비트로서출력하는것을특징으로한다.

5. 发明授权

KR100976229B1 Low space bit-parellel polynomial multipier and method thereof 无效
标题翻译：低空间位参数多项式多项式及其方法
公开(公告)号：KR100976229B1
公开(公告)日：2010-08-17
申请号：KR20090012136
申请日：2009-02-13
申请人： UNIV KOREA RES & BUS FOUND
发明人： HONG SEOK HIE , KIM CHANG HAN , CHANG NAM SU
IPC分类号： G06F7/505 , G06F5/00 , G06F7/49
CPC分类号： G06F7/523 , H04L9/3006
摘要： PURPOSE: A low space bit-parallel polynomial multiplier and a method thereof are provided to be adaptive to an environment which requires small space complexity by reducing space complexity and time complexity. CONSTITUTION: A transformation block converts at least one element into modified SPB(Shifted Polynomial Basis) in first and second polynomials. A multiply block performs AND operation for the elements except duplicated operation for the rest logic AND operation. The calculation unit uses the elements outputted from the transformation block, the first and second multiply blocks, a first addition block to create the multiply values between first and second polynomials.
摘要翻译：目的：提供一种低空比特并行多项式乘法器及其方法，以通过减少空间复杂性和时间复杂度来适应需要较小空间复杂度的环境。构成：变换块在第一和第二多项式中将至少一个元素转换为修改后的SPB（移位多项式基）。乘法块对于除了复位操作的元素之外的其余逻辑与运算执行AND运算。计算单元使用从变换块输出的元素，第一和第二乘法块，第一加法块，以在第一和第二多项式之间创建乘法值。

6. 发明公开

KR1020110085385A 부스 부호화 기반 병렬방식 곱셈누적기 无效
标题翻译：使用引脚编码的并行乘法器累加器
公开(公告)号：KR1020110085385A
公开(公告)日：2011-07-27
申请号：KR1020100005152
申请日：2010-01-20
申请人： 광운대학교 산학협력단
发明人： 서영호 , 김동욱
IPC分类号： G06F7/44 , G06F7/505 , G06F9/38
CPC分类号： G06F7/5332 , G06F7/508 , G06F7/5312 , G06F7/5324
摘要： PURPOSE: A booth coding-based parallel MAC(Multiplier-Accumulator) is provided to previously create the output of lower bits and reduce the bit number of a final adder to improve the efficiency of pipelines. CONSTITUTION: A booth encoder is input the multiplier and multiplicand and creates partial multiplication with booth encoding. An accumulated adder adds all the partial multiplication, returns the upper bit of an operation result to a sum and carry form, and returns the lower bit of the operation result to the addition result form of sum and carry. A final adder adds the carry and sum of the upper bit of the operation result to output the upper bit of a final result.
摘要翻译：目的：提供一个基于展位编码的并行MAC（乘法器累加器），以便先前创建较低位的输出，并减少最终加法器的位数，以提高管道的效率。规定：展位编码器输入乘法器和被乘数，并用展位编码创建部分乘法。累积加法器将所有部分乘法相加，将运算结果的高位返回到和和进位形式，并将运算结果的下位返回到和运算的加法结果形式。最后一个加法器将运算结果的高位的进位和和相加以输出最终结果的高位。

7. 发明公开

KR1020090119167A 비터비 복호기에서 2 비트 레벨 파이프라인구조를 사용한고속 가산-비교-선택 연산 장치 有权
标题翻译：在VITERBI解码器中具有两位水平管道结构的高速ACS单元的装置
公开(公告)号：KR1020090119167A
公开(公告)日：2009-11-19
申请号：KR1020080045045
申请日：2008-05-15
申请人： 인하대학교 산학협력단
发明人： 이한호 , 구용제
IPC分类号： G06F7/505 , G06F9/38
CPC分类号： H03M13/1555 , G06F7/501 , H03M13/41
摘要： PURPOSE: A high speed ACS(Add Compare Select) unit using a 2-bit level pipeline structure in a Viterbi decoder is provided to efficiently reduce operation latency and enhance speed by pipelining Radix-4 ACS computing circuit structure per 2 bits. CONSTITUTION: A full adder operates the add operation based on the ACS unit by 2 bits. A maximum selecting module(MS) performs which determines the maximum value by 2 bits pipelined as one group using a branch and state value of arbitrary time. A maximum position module(MP) prevents an error of the calculation of the result for the determination bit caused by the carries generated through the add operation of a low bit.
摘要翻译：目的：提供使用Viterbi解码器中2位级别流水线结构的高速ACS（添加比较选择）单元，通过流水线每2位的Radix-4 ACS计算电路结构来有效降低运行时延并提高速度。构成：全加器基于ACS单元进行2位的加法运算。最大选择模块（MS）执行，其使用任意时间的分支和状态值将最大值由流水线2位流分配为一组。最大位置模块（MP）防止由通过低位的相加操作产生的运算引起的确定位计算结果的错误。

8. 发明授权

KR101094354B1 유한체의 원소간 비트-병렬 곱셈방법 및 장치 有权
标题翻译：有限域的位并行乘法方法及使用它的装置的方法
公开(公告)号：KR101094354B1
公开(公告)日：2011-12-19
申请号：KR1020090085149
申请日：2009-09-10
申请人： 고려대학교 산학협력단
发明人： 장남수 , 김창한 , 홍석희 , 소현동
IPC分类号： G06F7/505 , G06F17/00 , H04L9/14
摘要： 본 발명은 유한체의 원소간 비트-병렬 곱셈방법에 관한 것으로서, 을 원소의 개수가
q
n 개(q는 소수, n은 자연수)인 유한체(finite field)라고 하고, 다항식 기저로 표현되며 에 속하는 임의의 두 원소의 곱셈 방법에 있어서, 다항식 기저로 표현되는 임의의 두 원소를 MSPB(Modified Shifted Polynomial Basis)로 기저변환을 하는 단계; 및 MSPB로 기저변환된 두 원소를 비트-병렬 곱셈하는 단계를 포함하고, MSPB로 기저변환을 하는 단계와 두 원소를 비트-병렬 곱셈하는 단계는 병렬로 수행되는 것을 특징으로 하며, 하드웨어 구현시 시간 복잡도 및 공간 복잡도 면에서 효율적인 유한체의 원소간 비트-병렬 곱셈방법 및 이를 포함하는 공개키 암호 방법을 제공한다.

9. 发明公开

KR1020110027176A 유한체의 원소간 비트-병렬 곱셈방법 및 장치 有权
标题翻译：采用并行计算的有限域和元件元素的方法
公开(公告)号：KR1020110027176A
公开(公告)日：2011-03-16
申请号：KR1020090085149
申请日：2009-09-10
申请人： 고려대학교 산학협력단
发明人： 장남수 , 김창한 , 홍석희 , 소현동
IPC分类号： G06F7/505 , G06F17/00 , H04L9/14
CPC分类号： G06F7/724 , G06F7/523 , H04L9/3006
摘要： PURPOSE: A method of bit-parallel multiplying elements of finite field is provided to efficiently perform bit-parallel multiplying in time complexity, and space complexity. CONSTITUTION: A basis converter performs basis conversion arbitrary two elements which is shown in polynomial basis into an MSPB(Modified Shifted Polynomial Basis). A bit-parameter multiplier performs bit-parallel multiplication for the two elements which are performed basis conversion. The basis conversion to MSPB, and bit-parallel multiplication of the two elements operated in parallel.
摘要翻译：目的：提供有限域的位并行乘法元件的方法，以有效地执行时间复杂度和空间复杂度的位并行乘法。构成：基本转换器执行基本转换任意两个元素，它们以多项式为基础显示为MSPB（修正的多项式基准）。位参数乘法器执行基本转换的两个元素的位并行乘法。基本转换为MSPB，并且并行运算的两个元件的位并行乘法。

10. 发明公开

KR1020100103304A 불 마스크와 산술 마스크의 변환 회로 및 변환 방법 有权
标题翻译： BOOLEAN和ARITHMETIC MASKS之间的转换电路和方法
公开(公告)号：KR1020100103304A
公开(公告)日：2010-09-27
申请号：KR1020090021866
申请日：2009-03-13
申请人： 삼성전자주식회사
发明人： 백유진
IPC分类号： G06F7/505 , G06F9/305 , H03K19/00
CPC分类号： G06F7/764
摘要： PURPOSE: A convert circuit and conversion method of a ball mask and a calculation mask are provided to reduce the numbers and calculation time of a logical gates. CONSTITUTION: A first converting unit(110) receives a first bits of input data. A first converting unit outputs a result by a part of XOR operation among bits to a second converting unit. A nth converting unit(140) outputs result by an AND operation of a first group among bits and a XOR operation as nth output bit. A nth converting unit output a second group among inputted bits by AND operation and XOR operation as a nth intermediate result bit.
摘要翻译：目的：提供球屏蔽和计算掩码的转换电路和转换方法，以减少逻辑门的数量和计算时间。构成：第一转换单元（110）接收输入数据的第一位。第一转换单元将比特中的一部分异或运算的结果输出到第二转换单元。第n个转换单元（140）通过比特中的第一组的AND运算和作为第n个输出比特的异或运算输出结果。第n个转换单元通过“与”运算和异或运算输出输入的比特中的第二组作为第n个中间结果比特。

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