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1. 发明公开

KR1020080087022A 반도체 공정에서 나노 리소그래픽 기술을 이용하여 단전자트랜지스터를 제조하는 방법 失效
标题翻译：通过在半导体工艺中采用纳米光刻技术制造单电子晶体管（集）的制造方法
公开(公告)号：KR1020080087022A
公开(公告)日：2008-09-29
申请号：KR1020087018767
申请日：2006-12-29
申请人： 린, 밍-눙 , 첸 충 친
发明人： 린,밍-눙
IPC分类号： H01L47/00 , H01L21/027 , H01L29/06 , B82Y40/00
CPC分类号： C23C14/044 , B82Y10/00 , C23C14/042 , C23C14/225 , G03F7/40 , H01L29/66439 , Y10S438/962 , Y10S977/762 , Y10S977/771 , Y10S977/774 , Y10S977/938 , B82Y40/00 , H01L47/005
摘要： The present invention is to provide a fabricating method of Single Electron Transistor (SET) by employing nano-lithographical technology in the semiconductor process with processing steps comprising: (a): First deposit the sealing material of gas molecule or atom state on the top-opening of the nano cylindrical pore, which having formed on the substrate, so that the diameter of said top-opening gradually reduce to become a reduced nano-aperture, whose opening diameter is smaller than that of said top-opening; (b) Keep said substrate in horizontal direction, and align the deposit material of gas molecular or atom state to face perpendicularly towards the reduced nano-aperture so that the island electrode nano quantum dot with same diameter as that of reduced nano-aperture) is directly deposited n at the expected position on the surface of said substrate of the nano cylindrical pore by means of said deposit material passing through said reduced nano-aperture; (c) Keep the output of the deposit material in the same direction as before, tilt said substrate rightwards into tilt angle with the reduced nano-aperture as center, the drain electrode nano quantum dot is deposited at the expected right position of said existing island electrode on the surface of said substrate by the deposit material passing through said reduced nano-aperture again; (d) Keep the output of the deposit material in the same direction as before, tilt said substrate leftwards into tilt angle with the reduced nano-aperture as center, the source electrode nano quantum dot is deposited at the expected left position of said existing island electrode on the surface of said substrate by the deposit material passing through said reduced nano-aperture again; (e) Keep the output of the deposit material in the same direction as before, rotate said substrate clockwise into rotation angle in coordination with tilt angle R with said reduced nano-aperture as central axis, the gate electrode nano quantum dot is deposited at the expected front position of said existing island electrode on the surface of said substrate by the deposit material; and (f) Finally, By means of solution rinsing (i.e. wet etching) or gas etching (i.e. dry etching), remove said nano cylindrical pore in said photo-resist on said substrate, thereby a Single Electron Transistor (SET) including island electrode nano quantum dot, drain electrode nano quantum dot, source electrode nano quantum dot and gate electrode nano quantum dot with nano-scale is directly fabricated on the surface of said substrate.
摘要翻译：本发明是通过在半导体工艺中采用纳米光刻技术提供单电子晶体管（SET）的制造方法，其处理步骤包括：（a）首先将气体分子或原子状态的密封材料沉积在顶部 - 打开形成在基板上的纳米圆柱形孔，使得所述顶部开口的直径逐渐减小成开口直径小于所述顶部开口的直径; （b）将所述衬底保持在水平方向，并使气体分子或原子状态的沉积材料与减小的纳米孔垂直地对准，使得具有与减小的纳米孔径相同直径的岛状电极纳米量子点为通过所述沉积材料通过所述还原纳米孔直接沉积在纳米圆柱形孔的所述基底的表面上的预期位置; （c）使沉积材料的输出与以前相同，将所述基板向右倾斜成与减小的纳米孔径为中心的倾斜角，将漏电极纳米量子点沉积在所述现有岛的预期正确位置电极通过沉积材料再次通过所述还原纳米孔，在所述衬底的表面上; （d）使沉积材料的输出保持与之前相同的方向，将所述衬底向左倾斜地与减小的纳米孔径作为中心倾斜倾斜，源极纳米量子点沉积在所述现有岛的预期左侧位置处电极通过沉积材料再次通过所述还原纳米孔，在所述衬底的表面上; （e）使沉积材料的输出与之前相同的方向保持，使所述基板顺时针旋转，与所述还原纳米孔径作为中心轴的倾斜角R配合旋转角度，栅极纳米量子点沉积在所述现有的岛状电极在所述衬底的表面上由沉积材料预期的前部位置; 和（f）最后，通过溶液冲洗（即湿式蚀刻）或气体蚀刻（即干蚀刻），去除所述基板上的所述光致抗蚀剂中的所述纳米圆柱孔，从而形成包括岛电极的单电子晶体管（SET）纳米量子点，漏极纳米量子点，源电极纳米量子点和纳米级纳米量子点直接制造在所述基片的表面上。

2. 发明公开

KR1020060003046A 전자 디바이스들을 갖는 실리콘-기반 광학 디바이스들의ＣＭＯＳ-호환형 집적 有权
标题翻译：基于硅的光电器件与电子器件的CMOS兼容集成
公开(公告)号：KR1020060003046A
公开(公告)日：2006-01-09
申请号：KR1020057020085
申请日：2004-04-21
申请人： 라이트와이어, 엘엘씨.
发明人： 파텔비풀쿠마 , 기론마가렛 , 고토스카프라카시 , 몽고메리로버트키스 , 샤스트리칼펜두 , 파탁소함 , 야누세프스키캐서린에이.
IPC分类号： H01L27/12 , H01L27/092 , H01L47/00 , G02B6/02
CPC分类号： H01L27/14689 , G02B6/12004 , G02F1/025 , H01L21/84 , H01L27/1203 , H01L27/13 , H01L27/14636 , H01L27/14643 , H01L31/12
摘要： A conventional CMOS fabrication technique is used to integrate the formation of passive optical devices and active electro-optic devices with standard CMOS electrical devices on a common SOI structure. The electrical devices and optical devices share the same surface SOI layer (a relatively thin, single crystal silicon layer), with various required semiconductor layers then formed over the SOI layer. In some instances, a set of process steps may be used to simultaneously form regions in both electrical and optical devices. Advantageously, the same metallization process is used to provide electrical connections to the electrical devices and the active electro- optic devices.
摘要翻译：传统的CMOS制造技术被用于将无源光学器件和有源电光器件与标准CMOS电气器件的形成集成在公共SOI结构上。电子器件和光学器件共享相同的表面SOI层（相对薄的单晶硅层），然后在SOI层上形成各种所需的半导体层。在一些情况下，可以使用一组处理步骤来同时在电和光学器件中形成区域。有利地，使用相同的金属化处理来提供到电气设备和有源电光器件的电连接。

3. 发明公开

KR1019960030454A 부의 저항 온도 특성을 갖는 반도체 세라믹과 이를 사용한 반도체 세라믹 부품 无效
标题翻译：具有负电阻温度特性的半导体陶瓷和使用其的半导体陶瓷部件
公开(公告)号：KR1019960030454A
公开(公告)日：1996-08-17
申请号：KR1019960000887
申请日：1996-01-17
申请人： 가부시키가이샤 무라타 세이사쿠쇼
发明人： 이시가와데르노부 , 미하라겐지로 , 니이미히데키
IPC分类号： H01L47/00
摘要： 본 발명은, 일반식 Y
1-X Ca
x MnO
3 (x는 0.2∼0.6이다)로 표시되는 YCaMn계 산화물 세라믹으로 이루워진 부(negative)의 저항온도 특성을 갖는 반도체 세라믹을 제공한다. 또한, 부의 저항온도 특성을 갖는 세라믹소체와 세라믹소체 위에 형성된 전극들을 포함하는 반도체 세라믹 부품들을 제공한다. 세라믹소체는 일반식 Y
1-X Ca
x MnO
3 (x는 0.2∼0.6이다)로 표시되는 YCaMn계 산화물 세라믹으로 제조된다.

4. 发明授权

KR102288241B1 스페이서 층이 있는 이종 접합 기반의 음미분저항 소자 有权
公开(公告)号：KR102288241B1
公开(公告)日：2021-08-11
申请号：KR1020200033836
申请日：2020-03-19
IPC分类号： H01L45/00 , H01L29/786 , H01L47/00
摘要： 본발명의실시예는스페이서층을이용하여음의미분저항의크기를가변시킬수 있도록구성된스페이서층을이용한이종접합기반의음미분저항소자에관한것으로서, 게이트층; 상기게이트층 상부에형성되는게이트유전체층; 상기게이트유전체층의상부에일정간격이격되어설치되는제1 전극층과제2 전극층; 상기게이트유전체층 상부의상기제1 전극층과제2 전극층 사이의영역에서이종접합되는제1 반도체층과제2 반도체층; 및상기제1 반도체층과제2 반도체층 사이에형성된음미분저항가변을위한스페이서층;을포함하여구성되는것을특징으로하는음미분저항소자를제공한다.

5. 发明授权

KR102220445B1 반도체 소자 및 그 제조 방법 有权
公开(公告)号：KR102220445B1
公开(公告)日：2021-02-25
申请号：KR1020190078909
申请日：2019-07-01
申请人： 삼성전자주식회사 , 성균관대학교산학협력단
发明人： 박진홍 , 정길수 , 허근 , 김승준
IPC分类号： H01L47/02 , H01L47/00 , H01L21/28 , H01L29/16 , H01L21/02 , H01L21/8234
摘要： 실시예의반도체소자는기판과, 상기기판상에배치된절연층과, 상기절연층상에배치된문턱전압조절층과, 상기문턱전압조절층상에배치된제1 반도체층과, 상기문턱전압조절층상에배치되어상기제1 반도체층의일부를덮는제2 반도체층을포함할수 있다. 실시예에따른부성미분저항소자는문턱전압조절층을형성함으로써, 게이트전압으로피크전압을소자의동작범위내에서자유롭게조절할수 있는효과가있다.

6. 发明公开

KR1020210005333A 반도체 소자 및 그 제조 방법 有权
公开(公告)号：KR1020210005333A
公开(公告)日：2021-01-14
申请号：KR1020190078909
申请日：2019-07-01
申请人： 삼성전자주식회사 , 성균관대학교산학협력단
发明人： 박진홍 , 정길수 , 허근 , 김승준
IPC分类号： H01L47/02 , H01L47/00 , H01L21/28 , H01L29/16 , H01L21/02 , H01L21/8234
摘要： 실시예의반도체소자는기판과, 상기기판상에배치된절연층과, 상기절연층상에배치된문턱전압조절층과, 상기문턱전압조절층상에배치된제1 반도체층과, 상기문턱전압조절층상에배치되어상기제1 반도체층의일부를덮는제2 반도체층을포함할수 있다. 실시예에따른부성미분저항소자는문턱전압조절층을형성함으로써, 게이트전압으로피크전압을소자의동작범위내에서자유롭게조절할수 있는효과가있다.

7. 发明公开

KR20200126722A 2차원 반도체 물질을 포함하는 공명 터널링 소자 및 이를 이용한 물리적 특성의 검출방법 审中-公开
公开(公告)号：KR20200126722A
公开(公告)日：2020-11-09
申请号：KR20190050721
申请日：2019-04-30
申请人： SAMSUNG ELECTRONICS CO LTD , RESEARCH & BUSINESS FOUND SUNGKYUNKWAN UNIV
发明人： JO SANG HYUN , YANG HEE JUN , SHIN HYEON JIN , ZHENG SHOU JUN
IPC分类号： H01L47/00 , H01L21/02 , H01L21/285 , H01L21/66 , H01L29/737
摘要： 2차원반도체물질을포함하는공명터널링소자및 이를이용한물리적특성의검출방법이개시된다. 개시된공명터널링소자는제1 이차원반도체물질을포함하는제1 이차원반도체층과, 제1 이차원반도체층에마련되는제1 절연층과, 상기절연층에마련되며, 제1 이차원반도체물질과같은종류의제2 이차원반도체물질을포함하는제2 이차원반도체층을포함한다. 여기서, 제1 이차원반도체물질의결정격자와제2 이차원반도체물질의결정격자는서로정렬되도록마련된다.

8. 发明授权

KR102297337B1 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자 有权
公开(公告)号：KR102297337B1
公开(公告)日：2021-09-01
申请号：KR1020190143104
申请日：2019-11-11
IPC分类号： H01L47/00 , H01L27/26 , H01L27/092
摘要： 부성트랜스컨덕턴스소자가개시된다. 부성트랜스컨덕턴스소자는 P형반도체채널을구비하는제1 트랜지스터, N형반도체채널을구비하는제2 트랜지스터및 양극성(ambipolar) 반도체채널을구비하고제1 및제2 트랜지스터사이에위치하는제3 트랜지스터를포함하고, 제1 트랜지스터의제1 드레인전극은제3 트랜지스터의제3 소스전극과그리고제3 트랜지스터의드레인전극은제2 트랜지스터의제2 소스전극과전기적으로연결된다.

9. 发明授权

KR102149971B1 3차원 수직 구조를 갖는 부성 미분 저항 소자 有权
公开(公告)号：KR102149971B1
公开(公告)日：2020-08-31
申请号：KR1020190054471
申请日：2019-05-09
申请人： 성균관대학교산학협력단
发明人： 박진홍 , 정길수 , 허근
IPC分类号： H01L47/00 , H01L29/732 , H01L29/66

10. 发明授权

KR101287317B1 반도체 공정에서 나노 리소그래픽 기술을 이용하여 단전자트랜지스터를 제조하는 방법 失效
标题翻译：通过在半导体工艺中采用纳米光刻技术制造单电子晶体管（集）的制造方法
公开(公告)号：KR101287317B1
公开(公告)日：2013-07-22
申请号：KR1020087018767
申请日：2006-12-29
申请人： 린, 밍-눙 , 첸 충 친
发明人： 린,밍-눙
IPC分类号： H01L47/00 , H01L21/027 , H01L29/06 , B82Y40/00
CPC分类号： C23C14/044 , B82Y10/00 , C23C14/042 , C23C14/225 , G03F7/40 , H01L29/66439 , Y10S438/962 , Y10S977/762 , Y10S977/771 , Y10S977/774 , Y10S977/938
摘要： 본 발명은 (a) 기판상에 형성되는 기체 분자 또는 원자 상태의 밀폐 재료인 밀폐재를 나노 원통형 구멍의 상위 개구(top-opening)에 증착하여, 상기 상위 개구의 직경을 점진적으로 감소시켜 나노 개구를 이 나노 개구의 개방 직경이 상기 상위 개구의 직경보다 더 작게 되도록 축소시키는 단계와, (b) 상기 기판을 수평 방향으로 유지하고, 기체 분자 또는 원자 상태의 증착 재료를 상기 축소된 나노 개구 쪽으로 직교하여 바라보도록 정렬하여, 상기 축소된 나노 개구의 직경과 동일한 직경을 갖는 아일랜드 전극 나노 양자점이 상기 축소된 나노 개구를 통과하는 상기 증착 재료에 의해 상기 나노 원통형 구멍의 상기 기판의 표면상의 예상 위치에 직접 증착되게 하는 단계와, (c) 상기 증착 재료의 출력을 이전과 동일한 방향으로 유지하고, 상기 기판을 상기 축소된 나노 개구를 중심으로 경사각을 갖도록 우측으로 기울여, 상기 축소된 나노 개구를 통과하는 상기 증착 재료에 의해 드레인 전극 나노 양자점을 상기 기판의 표면상의 상기 아일랜드 전극의 예상 우측 위치에 증착시키는 단계와, (d) 상기 증착 재료의 출력을 이전과 동일한 방향으로 유지하고, 상기 기판을 상기 축소된 나노 개구를 중심으로 경사각을 갖도록 좌측으로 기울여, 상기 축소된 나노 개구를 통과하는 상기 증착 재료에 의해 소스 전극 나노 양자점을 상기 기판의 표면상의 상기 아일랜드 전극의 예상 좌측 위치에 증착시키는 단계와, (e) 상기 증착 재료의 출력을 이전과 동일한 방향으로 유지하고, 상기 기판을 상기 축소된 나노 개구를 중심축으로 경사각(θ)으로 회전각을 갖도록 시계 방향으 로 회전시켜, 상기 증착 재료에 의해 게이트 전극 나노 양자점을 상기 기판의 표면상의 상기 아일랜드 전극의 예상 전방 위치에 증착시키는 단계와, (f) 마지막으로, 용액 린싱(즉, 습식 에칭) 또는 기체 에칭(즉, 건식 에칭)에 의해, 상기 기판상의 상기 포토레지스트 내의 상기 나노 원통형 구멍을 제거하여, 나노 규모의 아일랜드 전극 나노 양자점, 드레인 전극 나노 양자점, 소스 전극 나노 양자점 및 게이트 전극 나노 양자점을 포함하는 단전자 트랜지스터(SET)를 상기 기판의 표면상에 직접 제조하는 단계를 포함하는 처리 단계를 사용하여 반도체 공정에서 나노 리소그래픽 기술을 이용하여 단전자 트랜지스터(SET)를 제조하는 방법을 제공하기 위한 것이다.

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