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1. 发明公开

KR1020150132387A 가산-비교-선택 명령 有权
标题翻译：添加选择指令
公开(公告)号：KR1020150132387A
公开(公告)日：2015-11-25
申请号：KR1020157029138
申请日：2014-03-12
申请人： 퀄컴 인코포레이티드
发明人： 데로렌티스,니코
IPC分类号： G06F9/30 , H03M13/41
CPC分类号： G06F9/3001 , G06F9/30021 , G06F9/30036 , H03M13/4107
摘要： 장치는제 1 레지스터, 제 2 레지스터, 및제 3 레지스터를식별하는명령을저장하는메모리를포함한다. 프로세서에의해명령의실행시, 벡터가산동작은제 1 레지스터로부터의제 1 값들을제 2 레지스터로부터의제 2 값들에가산하기위하여프로세서에의해수행된다. 벡터감산동작은또한제 2 값을제 3 레지스터로부터의제 3 값들로부터감산하기위한명령의실행시수행된다. 벡터비교동작은또한벡터가산동작의결과들을벡터감산동작의결과들에비교하기위한명령의실행시수행된다.

2. 发明公开

KR1020120023143A 최적화된 비터비 디코더 및 ＧＮＳＳ 수신기 有权
标题翻译：优化的Viterbi解码器和GNSS接收器
公开(公告)号：KR1020120023143A
公开(公告)日：2012-03-12
申请号：KR1020117031502
申请日：2008-10-27
申请人： 퀄컴 인코포레이티드
发明人： 영,필
IPC分类号： H03M13/41 , H03M13/23
CPC分类号： H03M13/4107 , H03M13/4169 , H03M13/6561 , H03M13/6569 , H03M13/6583
摘要： 본 발명은 프로세서 내에서 구현된 특수 명령 세트에 기초하며, 하드웨어 복잡도를 현저하게 증가시키지 않고 훨씬 더 낮은 CPU 로딩으로 비터비 프로세싱을 관리할 수 있게 하는 비터비 디코더를 개시한다. SV 네비게이션에 대해 특정한 적절한 설계 제약의 주의 깊은 애플리케이션 및 비터비 알고리즘의 분석에 의해, 최적화된 아키텍처는 비터비 가속화 로직을 효율적으로 GNSS 칩셋으로 포함시킴으로써 달성될 수 있다.
摘要翻译：本发明基于在处理器内实现的特殊指令集，并且公开了一种维特比解码器，该维特比解码器使维特比处理能够以低得多的CPU负载来管理，而不会显着增加硬件复杂度。通过仔细应用特定于SV导航和维特比算法分析的适当设计约束条件，可以将维特比加速逻辑有效地纳入GNSS芯片组，从而实现优化架构。

3. 发明公开

KR1020090063758A 고속 데이터 전송을 위한 비터비 디코더의 가산비교선택기및 그 방법 无效
标题翻译：用于高数据速率传输的VITERBI解码器的ADDER比较选择块的实现
公开(公告)号：KR1020090063758A
公开(公告)日：2009-06-18
申请号：KR1020070131240
申请日：2007-12-14
申请人： 한국전자통신연구원
发明人： 손정보 , 최은영 , 강헌식 , 이석규
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/4169 , H03M13/6502
摘要： An ACS(Adder compare selector) and a method thereof are provided to offer a high data transmission rate to a low frequency clock by connecting the ACS of the viterbi decoder serially. A first operation unit(401) adds a part of values inputted from a BMC(Branch Metric Calculator) and a existing path metric value stored in an SM(state metric memory). A second operation unit(402) has the same structure as the first operation unit and adds the remainder among the result value of the first operation unit and the value inputted from the BMC. A comparison unit selects a survival path with the minimum path after accumulating the output value of the second operation unit and outputs the selected path to a TBM(Trace Back Memory).
摘要翻译：提供ACS（加法器比较选择器）及其方法，以通过连续维维特译码器的ACS来提供对低频时钟的高数据传输速率。第一操作单元（401）添加从存储在SM（状态度量存储器）中的BMC（分支度量计算器）和现有路径度量值输入的值的一部分。第二操作单元（402）具有与第一操作单元相同的结构，并且将剩余部分与第一操作单元的结果值和从BMC输入的值相加。比较单元在累积第二操作单元的输出值之后选择具有最小路径的生存路径，并将选择的路径输出到TBM（追溯返回存储器）。

4. 发明公开

KR1020080008038A 적응형 비터비 복호기 및 그 방법 失效
标题翻译：自适应VITERBI解码器及其方法
公开(公告)号：KR1020080008038A
公开(公告)日：2008-01-23
申请号：KR1020060067438
申请日：2006-07-19
申请人： 성균관대학교산학협력단
发明人： 김종태 , 김춘권
IPC分类号： H03M13/41
CPC分类号： H03M13/4107 , H03M13/3707 , H03M13/6502
摘要： An adaptive viterbi decoder and a decoding method thereof are provided to satisfy the high speed data transmission capability and system adaptability required for wireless communication, and to reduce unnecessary energy consumption by controlling a decoding performance by changing a parameter of the viterbi decoder. An adaptive viterbi decoder includes a BMC(Branch Metric Calculation) unit(30), an ACS(Add Compare Select) unit(40), a systolic array(50), and a control unit(20). The BMC unit calculates and outputs a branch metric value. The ACS unit calculates a path metric value by using the branch metric value calculated by the BMC, and outputs a state value and a decision vector by selecting the minimum value among the calculated path metric values. The systolic array decodes and outputs inputted data by using the decision vector of the ACS unit and the minimum state value. The control unit sets and controls parameters such as a constraint length, the number of soft decision bits, and a decoding depth, required for the operation of the BMC unit, the ACS unit, and the systolic array according to the state of a communication channel.
摘要翻译：提供了一种适应性维特比解码器及其解码方法，以满足无线通信所需的高速数据传输能力和系统适应性，并且通过改变维特比解码器的参数来控制解码性能来减少不必要的能量消耗。适应维特比解码器包括BMC（分支计量计算）单元（30），ACS（添加比较选择）单元（40），收缩阵列（50）和控制单元（20）。 BMC单元计算并输出一个分支度量值。 ACS单元通过使用由BMC计算的分支度量值来计算路径度量值，并且通过选择计算的路径度量值中的最小值来输出状态值和决策向量。收缩阵列通过使用ACS单元的判决向量和最小状态值来解码并输出输入的数据。控制单元根据通信信道的状态来设定和控制BMC单元，ACS单元和收缩阵列的操作所需的参数，例如约束长度，软判决位数，解码深度。

5. 发明授权

KR100709291B1 부분 응답 최대 가능성(피.알.엠.엘.) 비트 검출장치 失效
标题翻译：部分响应最大LIKELIHOODPRML位检测装置
公开(公告)号：KR100709291B1
公开(公告)日：2007-04-19
申请号：KR1020007005382
申请日：1999-09-06
申请人： 코닌클리케 필립스 엔.브이.
发明人： 코에네빌렘엠.제이.
IPC分类号： H03M13/00
CPC分类号： G11B20/10009 , H03M13/41 , H03M13/4107 , H03M13/6331 , H03M13/6343 , H03M13/6502
摘要： 입력 정보신호로부터 비트 시퀀스를 유도하는 부분 응답 최대 가능성(PRML) 비트 검출장치가 개시된다. 이 장치는, 입력 정보신호를 수신하는 입력수단과, 샘플링 순간에 입력 정보신호를 샘플링하여 상기 샘플링 순간에서의 입력 정보신호의 샘플링 값을 얻는 샘플링 수단과, 상기 복수의 샘플로 구성된 어레이를 제 1 또는 제 2 이진값의 복수의 비트로 구성된 어레이로 변환하는 변환수단과, n개의 연속적인 비트로 구성된 타임 윈도우를 매번 시간상으로 한 개의 비트만큼 이동시킴으로써 얻어진 상기 복수의 비트로 구성된 어레이의 n개의 연속된 비트로 이루어진 연속적인 시퀀스에 대한 상태를 반복적으로 검출하는 검출수단과, 복수의 상태를 통하는 최량 경로를 설정하는 수단과, 상기 복수의 상태를 통하는 최량 경로에 따라 복수의 비트로 구성된 시퀀스를 유도하는 유도수단을 구비한다. 본 발명에 따르면, n은 3보다 크고, 동일한 이진값의 n-1개의 곧바로 연속되는 비트를 갖는 n개의 연속된 비트로 구성된 시퀀스가 동일한 상태로 할당된다. 특정한 실시예에 있어서, n은 4보다 큰 홀수이다. 또한, n-비트 시퀀스 내부의 중앙의 n-2 비트와 동일한 이진값을 갖는 n-2개의 바로 연속되는 비트를 지닌 n개의 연속된 복수의 비트로 구성된 시퀀스가 동일한 상태로 할당된다. 이와 같은 구성은, 축소된 복잡성을 갖는 PRML 검출장치를 제공한다.
부분 응답 최대 가능성, 비트 검출장치, 복잡성, 유한상태 머신, 임계 검출

6. 发明授权

KR100586871B1 부분 응답 최대 가능성(피.알.엠.엘.) 비트 검출기를 위한진폭 레벨의 발생 失效
标题翻译：用于部分响应的最大似然检测器位移检测器的幅度电平的产生
公开(公告)号：KR100586871B1
公开(公告)日：2006-06-07
申请号：KR1020007005309
申请日：1999-09-03
申请人： 코닌클리케 필립스 엔.브이.
发明人： 코에네빌렘엠.제이. , 반데르플로이텐레나투스제이.
IPC分类号： G11B20/10
CPC分类号： H03M13/6343 , G11B20/10009 , H03M13/41 , H03M13/4107 , H03M13/6502
摘要： 부분 응답 최대 가능성 비트 검출장치에서 가능성 범함수의 계산을 위해 필요한 유한상태 머신의 상태에 대한 기준 레벨로서 사용될 수 있는 진폭값을 입력 정보신호로부터 유도하는 장치가 제안된다. 이 장치는, 입력 정보신호를 수신하는 입력수단(1)과, 특정한 비트 주파수를 갖는 비트 순간에 발생하는 제 1 또는 제 2 이진값의 복수의 비트로 구성된 어레이를 포함하는 디지탈 신호를 상기 입력 정보신호로부터 유도하는 변환수단(2', 6)과, n개의 연속적인 비트의 타임 윈도우를 매번 시간상으로 한 개의 비트만큼 이동시킴으로써 얻어진, 상기 디지탈 신호 내부의 n개의 연속적인 비트로 구성된 연속적인 시퀀스로부터 한 개의 상태를 반복적으로 검출하는 검출수단(8)과, 상기 입력 정보신호로부터 n개의 비트로 구성된 상기 시퀀스 각각에 대해 한 개의 샘플값씩 샘플값을 유도하되, n개의 비트로 구성된 한 개의 시퀀스에 대한 상기 한 개의 샘플값이 n개의 비트로 구성된 상기 시퀀스에 대응하는 상기 윈도우에 속하는 소정의 시간 순간에서의 상기 입력 정보신호의 신호값에 해당하는 샘플값 판정수단(2)과, 동일한 상태의 n개의 비트로 구성된 시퀀스에 속하는 샘플값을 신호처리하고, 모든 상태에 대해 이와 같은 신호처리 단계를 수행하여, 각각의 상태에 대해 신호처리된 신호값을 얻는 신호처리수단(4, 12)과, 각각의 상태에 대한 신호처리된 신호값을, 부분 응답 최대 가능성 비트 검출장치에서 사용될 수 있는 진폭값으로서 공급하는 출력수단(20)을 구비한다.
부분 응답 최대 가능성, 비트 검출기, 진폭 레벨, 유한상태 머신, 임계 검출

7. 发明公开

KR1020050055556A 저전력 비터비 복호기 및 역추적 방법 失效
标题翻译：低功率VITERBI解码器和追溯方法
公开(公告)号：KR1020050055556A
公开(公告)日：2005-06-13
申请号：KR1020030088782
申请日：2003-12-08
申请人： 한국전자통신연구원
发明人： 박기혁 , 곽명신
IPC分类号： H03M13/41
CPC分类号： H03M13/4169 , H03M13/4107 , H03M13/6502
摘要： 본 발명은 저전력 비터비(Viterbi) 복호기 및 역추적 방법을 제공하기 위한 것이다. 본 발명에 따른 비터비 복호기는, 역추적 과정시 역추적 경로가 이전 역추적 경로와 동일한 경우 역추적 동작을 멈추고, 이전 역추적 과정시 저장시켰던 임시 복호 비트를 이용하여 복호하도록 구성한 것이다. 본 발명의 비터비 복호기와 역추적 방법에 따르면, 반복되는 동일한 경로의 역추적 과정을 줄이고 이전 역추적 과정에서의 데이터를 재사용함으로써 전력 소모를 낮출 수 있다.

8. 发明公开

KR1020040059385A 비터비 복호기의 전송오류율 측정장치 및 그 운용방법 失效
标题翻译：用于测量VITERBI解码器的传输误码率的装置及其操作方法
公开(公告)号：KR1020040059385A
公开(公告)日：2004-07-05
申请号：KR1020020086000
申请日：2002-12-28
申请人： 엘지전자 주식회사
发明人： 김진정
IPC分类号： H03M13/41
CPC分类号： H03M13/4138 , H03M13/4107 , H03M13/6502
摘要： PURPOSE: An apparatus for measuring a transmission error rate of a Viterbi decoder and an operating method thereof are provided to improve the performance by reducing a calculating period of time and a size of a memory. CONSTITUTION: An input memory(200) is used for storing temporarily a coded input signal and outputting the stored signal. A branch metric calculator(210) is used for perform a soft decision process and a branch metric calculation process for the output signal of the input memory according to a corresponding control signal. An adder/comparator/selector(220) is used for performing an adding/comparing/selecting process for an output signal of the branch metric calculator. A track-back calculator(230) is used for performing a trace-back calculation process for an output signal of the adder/comparator/selector according to the control signal. A soft decision storage unit stores a soft decision signal of the branch metric calculator. An error measurement unit(260) compares an output signal of the soft decision storage unit with an output signal of the track-back calculator to measure an error rate.
摘要翻译：目的：提供一种用于测量维特比解码器的传输错误率的装置及其操作方法，以通过减少计算周期和存储器的大小来提高性能。构成：输入存储器（200）用于暂时存储编码的输入信号并输出存储的信号。分支度量计算器（210）用于根据相应的控制信号对输入存储器的输出信号执行软判决处理和分支量度计算处理。加法器/比较器/选择器（220）用于对分支度量计算器的输出信号执行加法/比较/选择处理。跟踪计算器（230）用于根据控制信号对加法器/比较器/选择器的输出信号进行追溯计算处理。软决策存储单元存储分支度量计算器的软判决信号。误差测量单元（260）将软判决存储单元的输出信号与跟踪返回计算器的输出信号进行比较，以测量错误率。

9. 发明授权

KR100387089B1 브랜치 메트릭 계산 처리에서 감소된 비트수를 갖는비터비 디코더 失效
标题翻译： 비릭릭릭처된된비
公开(公告)号：KR100387089B1
公开(公告)日：2003-06-12
申请号：KR1020000078197
申请日：2000-12-19
申请人： 닛본 덴끼 가부시끼가이샤
发明人： 나이또우다까히로
IPC分类号： H03M13/41
CPC分类号： H03M13/6502 , H03M13/3961 , H03M13/4107
摘要： A Viterbi decoder with a reduced number of bits in branch metric calculation processing is disclosed. In a branch metric calculator, word split circuits divide metric data 1 to 3 from respective latch circuits into the signs of the least 1 bit and metrics of k-1 bits, respectively. EX-OR gates determine whether or not the divided signs (1 bit) match codewords (1 bit) for each state produced from a convolutional code generated by a convolutional code generator and a counter. Each time-division switch for 1 bit selects the output of the match or mismatch with switched timing. Adders add outputs when the signs match to the divided metrics output from selectors when the signs do not match based on the selection to calculate a branch metric.
摘要翻译：公开了一种在分支度量计算处理中具有减少的比特数的维特比解码器。在分支度量计算器中，字分离电路将来自各个锁存电路的度量数据1至3分别分成至少1位的符号和k-1位的度量。 EX-OR门确定分割符号（1比特）是否与由卷积码发生器和计数器产生的卷积码产生的每个状态的码字（1比特）相匹配。 1位的每个时分开关选择匹配的输出或与切换的时序不匹配。基于选择计算分支度量，标记匹配时，加法器在符号与从选择器输出的分割度量输出匹配时添加输出。＆lt;图像＆GT;

10. 发明公开

KR1020030005768A 비터비 디코더의 상태 메트릭 연산 장치 无效
标题翻译： VITERBI解码器的添加，比较和选择
公开(公告)号：KR1020030005768A
公开(公告)日：2003-01-23
申请号：KR1020010041215
申请日：2001-07-10
申请人： 삼성전자주식회사
发明人： 최광석
IPC分类号： H03M13/41
CPC分类号： H03M13/3905 , H03M13/2707 , H03M13/4107 , H03M13/4138 , H03M13/6502 , H03M13/6511 , H03M13/6586
摘要： PURPOSE: An add, compare and select of a Viterbi decoder is provided to calculate a status matrix without performing a normalization which is capable of increasing a system throughout and efficiently embodying an ACS and Denormalization. CONSTITUTION: Each of two binary complement adders(202,204) calculates a status matrix related to "0" and a status matrix related to "0". A binary complement subtracter(206) subtracts adding results of the two binary complement adders(202,204) to obtain a difference therebetween. A multiplexer(208) selects a small one among adding results of the two binary complement adders(202,204). An XOR gate(210) calculates an absolute value of a subtracting result of the binary complement subtracter(206).A look-up table(212) calculates an equation loge(1+e1(A-B)) according to an output of the XOR gate(210). A subtracter(214) subtracts a calculated result of the look-up table(212) from an output of the multiplexer(208) to output a state matrix Ak,m.
摘要翻译：目的：提供维特比解码器的添加，比较和选择来计算状态矩阵，而不执行能够增加系统并有效体现ACS和非归一化的归一化。构成：两个二进制补码加法器（202,204）中的每一个计算与“0”相关的状态矩阵和与“0”相关的状态矩阵。二进制补码减法器（206）减去两个二进制补码加法器（202,204）的加法结果以获得它们之间的差异。多路复用器（208）在两个二进制补码加法器（202,204）的相加结果中选择一个。 XOR门（210）计算二进制补码减法器（206）的减法结果的绝对值。查询表（212）根据XOR的输出计算公式loge（1 + e1（AB））栅（210）。减法器（214）从多路复用器（208）的输出中减去查找表（212）的计算结果，以输出状态矩阵Ak，m。

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