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1. 发明授权

KR101668503B1 박막 트랜지스터에 기반한 회로에 대한 랜덤 지연 생성 有权
标题翻译：基于薄膜晶体管的电路的随机延迟生成
公开(公告)号：KR101668503B1
公开(公告)日：2016-10-28
申请号：KR1020117013348
申请日：2009-11-24
申请人： 씬 필름 일렉트로닉스 에이에스에이
发明人： 수브라마니안,비벡 , 마오,밍밍 , 왕,지강
IPC分类号： H03K5/13 , H03K17/28 , H04Q5/22 , H04B5/02
CPC分类号： H04B1/04 , G06K7/0008 , G06K7/10059 , G06K19/0723 , H01L22/20 , H01L2924/0002 , H03B5/1203 , H03K3/0315 , H03K3/033 , H03K3/355 , H03K5/13 , H03K5/133 , H04H20/16 , H01L2924/00
摘要： 랜덤지연을생성하도록구성된회로및 회로요소, 단안정오실레이터, 반복적인메시지무선시스템을브로드캐스트하도록구성된회로, 및그러한회로, 디바이스및 시스템을형성하기위한방법이개시된다. 본발명은무선전자어플리케이션, 특히 RFID 어플리케이션에서 TFT 기술에기반된비교적저비용의지연을생성하는전기회로망을제공한다. 그러한최신이고, 기술적으로단순화되며, 저비용의 TFT 기반의지연생성전기회로망은최신의무선회로, 디바이스및 시스템, 및그러한회로, 디바이스및 시스템을제조하기위한방법을가능하게한다.

2. 发明授权

KR1019910002498B1 일정 펄스폭의 펄스발생용 반도체회로 失效
标题翻译：具有恒定脉冲宽度的脉冲生成半导体电路
公开(公告)号：KR1019910002498B1
公开(公告)日：1991-04-23
申请号：KR1019850006030
申请日：1985-08-21
申请人： 후지쯔 가부시끼가이샤
发明人： 스즈끼아쯔시
IPC分类号： H01L37/00 , G11C11/34
CPC分类号： H03K3/033 , H03K3/355
摘要： 내용 없음.

3. 发明公开

KR1020110099244A 박막 트랜지스터에 기반한 회로에 대한 랜덤 지연 생성 有权
标题翻译：基于薄膜晶体管的电路的随机延迟生成
公开(公告)号：KR1020110099244A
公开(公告)日：2011-09-07
申请号：KR1020117013348
申请日：2009-11-24
申请人： 씬 필름 일렉트로닉스 에이에스에이
发明人： 수브라마니안,비벡 , 마오,밍밍 , 왕,지강
IPC分类号： H03K5/13 , H03K17/28 , H04Q5/22 , H04B5/02
CPC分类号： H04B1/04 , G06K7/0008 , G06K7/10059 , G06K19/0723 , H01L22/20 , H01L2924/0002 , H03B5/1203 , H03K3/0315 , H03K3/033 , H03K3/355 , H03K5/13 , H03K5/133 , H04H20/16 , H01L2924/00
摘要： 랜덤 지연을 생성하도록 구성된 회로 및 회로 요소, 단안정 오실레이터, 반복적인 메시지 무선 시스템을 브로드캐스트하도록 구성된 회로, 및 그러한 회로, 디바이스 및 시스템을 형성하기 위한 방법이 개시된다. 본 발명은 무선 전자 어플리케이션, 특히 RFID 어플리케이션에서 TFT 기술에 기반된 비교적 저비용의 지연을 생성하는 전기 회로망을 제공한다. 그러한 최신이고, 기술적으로 단순화되며, 저비용의 TFT 기반의 지연 생성 전기 회로망은 최신의 무선 회로, 디바이스 및 시스템, 및 그러한 회로, 디바이스 및 시스템을 제조하기 위한 방법을 가능하게 한다.

4. 发明公开

KR1020020017499A 단안정 멀티바이브레이터 失效
标题翻译：单声道多振荡器
公开(公告)号：KR1020020017499A
公开(公告)日：2002-03-07
申请号：KR1020000050866
申请日：2000-08-30
申请人： 에스케이하이닉스 주식회사
发明人： 이정환
IPC分类号： H03K3/033
CPC分类号： H03K3/033 , H03K3/017 , H03K3/355
摘要： PURPOSE: A monostable multi-vibrator is provided to generate an output data signal with a constant pulse width though a supply voltage is varied. CONSTITUTION: A D-flipflop(202) has a data input terminal for receiving a high level signal and a clock input terminal for receiving a trigger pulse signal. The D-flipflop(202) generates an output signal of logic 1 whenever the trigger pulse signal is received. The D-flipflop(202) is reset by an active low signal. A constant current source circuit(204) is used for supplying constant current. A switch circuit(206) is used for charging a capacitor(208) when an output data signal is the logic 1 or discharging the capacitor(208) when the output data signal is the logic 0. An inverter(210) is used for inverting the logic value according to a voltage of the capacitor(208) and the inverted value to a reset terminal of the D-flipflop(202).
摘要翻译：目的：提供单稳态多重振荡器，以通过电源电压变化来产生具有恒定脉冲宽度的输出数据信号。构成：D触发器（202）具有用于接收高电平信号的数据输入端子和用于接收触发脉冲信号的时钟输入端子。每当接收到触发脉冲信号时，D触发器（202）产生逻辑1的输出信号。 D触发器（202）由有效低电平信号复位。恒流源电路（204）用于提供恒定电流。当输出数据信号为逻辑1时，当输出数据信号为逻辑1或放电电容器（208）时，开关电路（206）用于对电容器（208）充电。逆变器（210）用于反相根据电容器（208）的电压的逻辑值和到D触发器（202）的复位端子的反相值。

5. 发明授权

KR100608362B1 펄스 발생기 失效
标题翻译：脉冲发生器
公开(公告)号：KR100608362B1
公开(公告)日：2006-08-08
申请号：KR1020040027889
申请日：2004-04-22
申请人： 에스케이하이닉스 주식회사
发明人： 박낙규
IPC分类号： G11C7/00
CPC分类号： H03K3/033 , H03K3/355
摘要： 본 발명은 입력신호의 주파수와 무관하게 일정한 펄스 폭을 갖는 신호를 출력하는 내부 펄스 발생기에 관한 것이다.
본 발명의 펄스 발생기는 전원전압과 접지사이에 직렬로 연결된 PMOS 트랜지스터(P82)와 PMOS 트랜지스터(P83)와 NMOS 트랜지스터(N83)와, NMOS 트랜지스터(N83)의 드레인인 노드(a)와 출력단자(out)사이에 연결된 래치(INV84, INV85)와, PMOS 트랜지스터(P83)와 NMOS 트랜지스터(N83)의 공통 게이트인 노드(b)와 출력단자(out)사이에 연결된 Y 시간 지연부(82)를 구비한다.

6. 发明公开

KR1020050102485A 펄스 발생기 失效
标题翻译：脉冲发生器
公开(公告)号：KR1020050102485A
公开(公告)日：2005-10-26
申请号：KR1020040027889
申请日：2004-04-22
申请人： 에스케이하이닉스 주식회사
发明人： 박낙규
IPC分类号： G11C7/00
CPC分类号： H03K3/033 , H03K3/355 , G11C7/222
摘要： The disclosure is directed to an internal pulse generator outputting a signal with a constant pulse width nevertheless of a frequency of an input signal, including a first PMOS transistor, a PMOS second transistor and an NMOS transistor which are connected between a power supply voltage and a ground voltage in series, a latch and an inverter which are connected between an output terminal and a first node as a drain of the NMOS transistor, and a Y-time delay circuit connected between the output terminal and a second node that is a common gate of the PMOS and NMOS transistors.

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