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1. 发明公开

KR1020140117938A 링형 전압 제어 발진기 审中-实审
标题翻译：环型电压控制振荡器
公开(公告)号：KR1020140117938A
公开(公告)日：2014-10-08
申请号：KR1020130032917
申请日：2013-03-27
申请人： 삼성전기주식회사
发明人： 김규석 , 나유삼
IPC分类号： H03K3/0231 , H03K3/354 , H03K5/135
CPC分类号： H03K3/0322 , H03K5/133 , H03K2005/00208 , H03L7/0995
摘要： The present invention relates to a ring type voltage controlling oscillator. In the ring type voltage controlling oscillator according to the present invention, multiple delay cells are connected in a chain form. The delay cell includes: first to fourth MOSs which control an oscillation frequency which oscillates through an output terminal (Vout); and a fifth MOS which is connected to the common node of each source of the first to fourth MOSs and controls the first to fourth MOSs. The present invention respectively controls a control voltage (Vctrl) of a fixed size which is applied to the gate terminal of the fifth MOS, a body voltage (Vbody) which is applied to a body, and a voltage which is applied to the gate terminal and the body. The present invention is able to improve a Kvco (VCO′s gain) by controlling two voltages at the same time by respectively applying to the gate and body of the fifth MOS which controls the first to fourth MOSs which control an oscillation frequency in the delay cell, and thereby is able to improve a PLL system function and a phase noise feature.
摘要翻译：本发明涉及一种环型电压控制振荡器。在根据本发明的环型电压控制振荡器中，多个延迟单元以链式连接。延迟单元包括：控制通过输出端子（Vout）振荡的振荡频率的第一至第四MOS; 以及连接到第一至第四MOS的每个源的公共节点并控制第一至第四MOS的第五MOS。本发明分别控制施加到第五MOS的栅极端子的固定尺寸的控制电压（Vctr1），施加到主体的体电压（Vbody）和施加到栅极端子的电压和身体。本发明能够通过分别施加到控制在延迟中控制振荡频率的第一至第四MOS的第五MOS的栅极和主体同时控制两个电压来提高Kvco（VCO的增益）从而能够改善PLL系统功能和相位噪声特征。

2. 发明公开

KR1020110128892A 대칭 부하 지연 셀 오실레이터 有权
标题翻译：对称负载延迟单元振荡器
公开(公告)号：KR1020110128892A
公开(公告)日：2011-11-30
申请号：KR1020117022177
申请日：2010-02-23
申请人： 퀄컴 인코포레이티드
发明人： 힌리치스,제프리,엠.
IPC分类号： H03K3/03 , H03K5/13 , H03L7/099
CPC分类号： H03K3/0322 , H03F3/45659 , H03F2203/45636 , H03F2203/45668 , H03F2203/45671
摘要： 오실레이터는 제어 회로 및 대칭 부하 지연 셀들의 링을 포함한다. 각각의 지연 셀은 신규한 대칭 부하 회로들의 쌍을 포함한다. 각각의 지연 셀은 2개의 신규한 대칭 부하들을 포함한다. 각각의 부하는 레벨 시프트 회로 및 전류 소스-연결 트랜지스터와 병렬로 연결되는 다이오드-연결 트랜지스터를 수반한다. 제어 회로는 지연 셀들을 통한 지연들이 입력 신호의 함수이도록 대칭 부하들의 유효 저항을 제어하는 바이어스 제어 신호들로 오실레이터 입력 신호를 변환한다. 제어 회로는 발진 지연 셀 출력 신호들이 일정한 진폭을 갖도록 지연 셀들의 레벨 시프트 회로들을 제어하기 위하여 제어 루프의 대칭 부하 복제물을 사용한다. 바람직한 제1 양상에서, 일정한 진폭으로 인해 오실레이터는 넓은 주파수 범위에 걸쳐 작동가능하다. 바람직한 제2 양상에서, 오실레이터 입력 신호 대 출력 신호 발진 주파수는 실질적으로 선형적인 관계를 갖는다.

3. 发明公开

KR1020110014643A 공급 전원 변동에 의한 지터 제거 방법 및 이를 적용한 디지털 제어 발진 회로 有权
标题翻译：电源变压器和数字控制振荡器的补偿方法
公开(公告)号：KR1020110014643A
公开(公告)日：2011-02-11
申请号：KR1020107027916
申请日：2008-05-14
申请人： 재단법인서울대학교산학협력재단
发明人： 정덕균 , 문병모 , 임동혁
IPC分类号： H03L7/093 , H03B5/12
CPC分类号： H03L7/0995 , H03K3/0322 , H03K3/35613 , H03K2005/0013 , H03L1/00 , H03L7/0998 , H03L7/18 , H03L2207/50
摘要： PURPOSE: A method for eliminating jitter and a digital control oscillating circuit using the same are provided to oscillate a clock in a pre-set frequency without jitter noises by constantly maintaining wave delaying time. CONSTITUTION: The output of N-type metal oxide semiconductor(MOS) drivers(160, 170) of a differential amplifier is in connection with the gate terminal of an NMOS transistor. The output of PMOS load transistors(180, 190) is in connection with the gate of a PMOS transistor. A pseudo-differential amplifying circuit is composed of the NMOS transistor and the PMOS transistor. The output of the pseudo-differential amplifying circuit is in connection with the output of an inverter terminal composed of transistors(120, 130).
摘要翻译：目的：提供消除抖动的方法和使用该方法的数字控制振荡电路，以通过不断维持波延迟时间来振荡具有预设频率的时钟，而不产生抖动噪声。构成：差分放大器的N型金属氧化物半导体（MOS）驱动器（160,170）的输出与NMOS晶体管的栅极端子连接。 PMOS负载晶体管（180,190）的输出与PMOS晶体管的栅极连接。伪差分放大电路由NMOS晶体管和PMOS晶体管构成。伪差分放大电路的输出与由晶体管（120,130）构成的反相器端子的输出相连。

4. 发明公开

KR1020100073948A 광대역 출력 주파수를 갖는 링 발진기 有权
标题翻译：环形振荡器具有宽频范围
公开(公告)号：KR1020100073948A
公开(公告)日：2010-07-01
申请号：KR1020090026593
申请日：2009-03-27
申请人： 한국전자통신연구원
发明人： 이희동 , 김귀동 , 권종기
IPC分类号： H03B5/24
CPC分类号： H03K3/0231 , H03B2201/0208 , H03K3/0322 , H03K5/135
摘要： PURPOSE: A ring oscillator with a broadband output frequency is provided to simply change an oscillation frequency by controlling a control signal applied to the varactor. CONSTITUTION: Each delay cell comprises a transconductance unit(210), a reverse speed varying unit(230), and an output speed varying unit(270). The transconductance unit outputs a signal delayed for a preset time to first and second output nodes by reversing a first differential input signal of the delay cell. The reverse speed varying unit is connected to the transconductance unit. The reverse speed varying unit varies the revere speed of the first differential input signal according to the first control signal. An active load unit provides an active load to the transconductance unit by receiving a second differential input signal from the delay cell before two stages. The output speed varying unit varies the output speed of the differential output signal from the transconductance unit according to a second control signal.
摘要翻译：目的：提供具有宽带输出频率的环形振荡器，通过控制施加到变容二极管的控制信号来简单地改变振荡频率。构成：每个延迟单元包括跨导单元（210），反向速度变化单元（230）和输出速度变化单元（270）。跨导单元通过反转延迟单元的第一差分输入信号来输出延迟预设时间的信号到第一和第二输出节点。反转速度变化单元连接到跨导单元。反转速度变化单元根据第一控制信号改变第一差分输入信号的转向速度。有源负载单元通过在两级之前从延迟单元接收第二差分输入信号来向跨导单元提供有源负载。输出速度变化单元根据第二控制信号改变来自跨导单元的差分输出信号的输出速度。

5. 发明公开

KR1020100003038A 링 오실레이터와 이를 이용한 멀티 위상 클럭 보정 회로 失效
标题翻译：环振荡器和多相时钟校正电路
公开(公告)号：KR1020100003038A
公开(公告)日：2010-01-07
申请号：KR1020080063134
申请日：2008-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 송택상 , 권대한 , 윤대건
IPC分类号： G11C11/4076 , G11C11/4074
CPC分类号： H03K3/0322 , H03K23/542 , G11C11/4076 , G11C7/222 , G11C2207/2254
摘要： PURPOSE: A ring oscillator and a multi phase clock correction circuit using the same are provided to reduce power consumption at high speed by generating a clock signal of a CML level. CONSTITUTION: In a device, a ring oscillator generates first-fourth clock signals of CML level which have expected different levels. The ring oscillator includes the first and second buffer unit(210,230), and each first and second buffer has a cross-coupled structure. The first and the second buffer generate first-fourth clock signals according to a bias voltage having expected voltage level. The first buffer buffers a second and fourth clock signal corresponding to the output signal of the second buffer and generates a first and third clock signal.
摘要翻译：目的：提供环形振荡器和使用该环形振荡器的多相时钟校正电路，以通过产生CML电平的时钟信号来高速降低功耗。构成：在一个器件中，环形振荡器产生预期不同电平的CML电平的第四四个时钟信号。环形振荡器包括第一和第二缓冲单元（210,230），并且每个第一和第二缓冲器具有交叉耦合结构。第一和第二缓冲器根据具有预期电压电平的偏置电压产生第一至第四时钟信号。第一缓冲器缓冲对应于第二缓冲器的输出信号的第二和第四时钟信号，并产生第一和第三时钟信号。

6. 发明授权

KR100935606B1 반도체 집적 회로 失效
标题翻译：半导体集成电路
公开(公告)号：KR100935606B1
公开(公告)日：2010-01-07
申请号：KR1020080089555
申请日：2008-09-11
申请人： 에스케이하이닉스 주식회사
发明人： 송희웅 , 김용주 , 한성우 , 오익수 , 김형수 , 황태진 , 최해랑 , 이지왕 , 장재민 , 박창근
IPC分类号： G11C8/00 , G11C7/10 , G11C7/22
CPC分类号： H03K3/0322 , H03K5/1504 , H03K2005/00208 , H03L7/083 , H03L7/24 , G11C7/22
摘要： PURPOSE: A semiconductor integrated circuit is provided to generate the clock of polyphase by arranging the voltage controlled oscillator. CONSTITUTION: The clock input buffer(10) generates the reference clock by buffering the external clock. The phase locked loop circuit(20) is created the control voltage in response to the frequency of the reference clock. The PLL clock having the frequency which the phase locked loop circuit copes with the level of the control voltage is created. The transmit line(30) transmits the PLL clock. The voltage controlled oscillator(40) launches the output clock in response to the PLL clock transmitted through the transmit line. A plurality of data output buffers(50) provides the output clock. The data output buffer is proceed the buffering action about input/output data.
摘要翻译：目的：提供半导体集成电路，通过布置压控振荡器来产生多相时钟。构成：时钟输入缓冲器（10）通过缓冲外部时钟产生参考时钟。锁相环电路（20）根据参考时钟的频率产生控制电压。产生具有锁相环电路处理控制电压电平的频率的PLL时钟。发送线路（30）发送PLL时钟。压控振荡器（40）响应于通过发送线传输的PLL时钟启动输出时钟。多个数据输出缓冲器（50）提供输出时钟。数据输出缓冲区继续执行关于输入/输出数据的缓冲操作。

7. 发明授权

KR100729582B1 위상 선택형 주파수 변조장치 및 위상 선택형 주파수신시사이저 有权
标题翻译：相选择类型的频率调制器装置和相位选择类型的频率合成器
公开(公告)号：KR100729582B1
公开(公告)日：2007-06-18
申请号：KR1020057009406
申请日：2003-12-08
申请人： 쟈인 에레쿠토로닉스 가부시키가이샤
发明人： 오자와세이이치 , 오카무라준이치
IPC分类号： G06F1/04 , G09G3/20 , H03K5/15 , H03L7/08
CPC分类号： G06F1/08 , H03K3/0322 , H03L7/0996 , H03L7/18
摘要： 변조 클록 신호의 위상 범위에 관하여 제한을 완화시키는 위상 선택형 주파수 변조장치. 이 위상 선택형 주파수 변조장치는 N상 클록 신호를 발생하는 다상 클록 신호 발생 회로(101); 선택되는 N상 클록 신호 중 어느 하나가 선택되어야 한다는 것을 지시하는 제 1그룹 클록 선택 신호를 순차적으로 활성화하는 제어 회로(104); 상기 제어 회로(104)로부터 출력된 제 1그룹 클록 선택 신호의 상승 에지 및/또는 하강 에지 출현 시간을 조정하여, 제 2그룹 클록 선택 신호를 출력하는 에지 출현 시간 조정 회로(103); 및 상기 에지 출현 시간 조정 회로(103)에서 출력된 제 2그룹 클록 선택 신호의 활성 상태에 따라 N상 클록 신호 중 하나를 선택하고, 변조 클록 신호(MCK)를 출력하는 변조 클록 신호 발생 회로(102)를 포함한다.
위상 선택형 주파수 변조장치, 위상 선택형 주파수 신시사이저

8. 发明授权

KR100719987B1 발진기 失效
标题翻译：振荡器
公开(公告)号：KR100719987B1
公开(公告)日：2007-05-21
申请号：KR1020060011563
申请日：2006-02-07
申请人： 산요덴키가부시키가이샤
发明人： 우찌야마히사요시 , 와까이후또시
IPC分类号： H03L7/00
CPC分类号： H03L7/0998 , H03K3/0322 , H03K5/13 , H03K2005/00052 , H03L7/0995 , H03L7/10
摘要： 차동 증폭 회로를 이용한 발진 주파수 제어를 행하는 전류 제어형 발진기에 있어서, 차동 증폭 회로의 출력 특성의 직선 영역의 기울기나 폭에 기인하여, 위상 잡음 특성의 열화나 발진 주파수 제어의 데드로크가 생길 수 있다. 본 발명은, 발진 주파수 제어 회로를 구성하는 차동 증폭 회로의 차동쌍의 각 전류 경로에 저항을 삽입하고, 차동쌍의 출력 전류 Ia, Ib의 직선 영역에서의 기울기를 완만하게 한다. 또한 그 차동쌍의 한쪽의 트랜지스터의 베이스에 인가하는 기준 전압을 낮게 설정함으로써, 직선 영역을 저전압측으로 시프트시켜서, 저전압측의 포화 영역이 발생하지 않도록 한다. 또한, 전류 제어형 발진 회로의 출력 신호와 기준 신호와의 위상의 비교 결과를 발진 주파수 제어 전압 Vtune으로 변환할 때에, 회로 공통의 정전압 전원 Vcc 대신에 레귤레이터의 출력에 의해 Vtune의 상한 전압을 제한함으로써, 직선 영역보다 상측의 포화 영역으로 Vtune이 이동하지 않도록 한다.
전류 제어형 발진 회로, LPF, PLL, 크로스 커플 차동쌍, 레귤레이터

9. 发明公开

KR1020040033033A 반도체 집적회로 有权
公开(公告)号：KR1020040033033A
公开(公告)日：2004-04-17
申请号：KR1020047003472
申请日：2001-09-12
申请人： 쟈인 에레쿠토로닉스 가부시키가이샤
发明人： 오카무라준이치
IPC分类号： H03K3/0231
CPC分类号： H03K5/1506 , H03K3/0322 , H03K5/133
摘要： 반도체 집적회로에 있어서, 고주파에서 발진할 수 있는 링 발진 회로에서 다상 클록 신호 배선을 인출하는 경우, 다상 클록 신호 배선의 불균일 부유용량에 의해 야기되는 클록위상정밀도(clock phase accuracy)의 악화 및 기판면적의 증대가 억제된다. 반도체 집적회로는 링형태로 접속되어 발진동작을 행하고, 복수의 열로 분할되어 반도체 기판에 배치되며, m을 2에서 N까지의 범위내의 임의의 정수로 하여, 각 열에 있어서, 제 (m-1) 단의 증폭회로와 제 m 단의 증폭회로가 서로 인접하지 않도록 배치된, N을 자연수로 하는 N단의 증폭회로, 및 상기 복수의 열 중에서 하나의 열에 배치된 상기 증폭회로에서 복수의 출력신호를 각각 인출하는 복수의 배선을 구비하는 것을 특징으로 한다.

10. 发明公开

KR1020030092151A 자가 조절형 전압 제어 발진기 失效
标题翻译：自控式电压控制振荡器
公开(公告)号：KR1020030092151A
公开(公告)日：2003-12-06
申请号：KR1020020029340
申请日：2002-05-27
申请人： 인티그런트 테크놀로지즈(주)
发明人： 황인철 , 강성모 , 김보은
IPC分类号： H03L7/099
CPC分类号： H03K3/011 , H03K3/0322
摘要： PURPOSE: A self control type voltage controlled oscillator is provided, which has an improved noise characteristics of a power supply voltage. CONSTITUTION: The first and the second transistor(MP1,MP2) includes the first(1101,1201) and the second(1102,1202) and the third ports(1103,1203), and the amount of a current flowing to the second port from the first port in proportional to a voltage applied to the third port, and the amount of the current increases as the voltage inputted to the third port decreases to a negative value. And the first ports are connected to a power supply. The first and the second transmission gate(MT1,MT2) include input ports(1301,1401) and the first control ports(1303,1403) and the second control ports(1304,1404) and output ports(1302,1402) connected to the second port of the first and the second transistor respectively. The second control port of one of the transmission gates is connected to the input port of another transmission gate. And a latch(ML) includes the first and the second output port(1501,1601) and the first and the second input port(1502,1602) connected to the output port of the first and the second transmission gate respectively.
摘要翻译：目的：提供自控型压控振荡器，具有改善电源电压的噪声特性。构成：第一和第二晶体管（MP1，MP2）包括第一（1101,1201）和第二晶体管（1102,1202）和第三端口（1103,1203），以及流向第二端口的电流量与第一端口成比例地施加到第三端口的电压，并且随着输入到第三端口的电压降低到负值，电流量增加。并且第一个端口连接到电源。第一和第二传输门（MT1，MT2）包括输入端口（1301,1401）和第一控制端口（1303,1403）和第二控制端口（1304,1404）和输出端口（1302,1402）连接到分别是第一和第二晶体管的第二端口。一个传输门的第二控制端口连接到另一个传输门的输入端口。并且锁存器（ML）包括分别连接到第一和第二传输门的输出端口的第一和第二输出端口（1501,1601）以及第一和第二输入端口（1502,1602）。

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