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1. 发明授权

KR100233802B1 반도체 장치 및 그 제조 방법 失效
公开(公告)号：KR100233802B1
公开(公告)日：1999-12-01
申请号：KR1019960047368
申请日：1996-10-22
申请人： 미쓰비시덴키 가부시키가이샤
发明人： 이와마쯔도시아끼 , 이뽀시다까시
IPC分类号： H01L27/02
CPC分类号： H01L21/76297 , H01L21/7624 , H01L21/76264 , H01L21/76281
摘要： 박막 실리콘층을 MESA 분리하여 형성한 반도체 집적 회로에서, 트랜지스터 형성영역의 패턴의 소밀로 인해 트랜지스터의 특성이 영향받게 되는 것을 방지한다.
절연 기판 위의 박막 실리콘층을 MESA 분리하여 소자 형성 영역을 만든다. 서로 이웃하는 소자 형성 영역 사이가 큰 경우에서는 중간에 LOCOS 산화막을 두껍게 형성하고, 소자 형성 영역 사이에는 동일 높이로 연결되는 산화막을 매립하여 단차가 없도록 형성한다.

2. 发明授权

KR100164079B1 반도체 소자 및 그 제조방법 失效
公开(公告)号：KR100164079B1
公开(公告)日：1998-12-01
申请号：KR1019950018864
申请日：1995-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 박찬광
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/1203 , H01L21/76297 , H01L21/764 , H01L21/84 , H01L29/66772 , H01L29/78606
摘要： 본 밸명은 실리콘 기판위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 실제사용되는 실리콘기판 예를들어 단결정 실리콘층을 형성하고, 여기에 MOSFET를 제조하는 방법으로 소자의 분리 기술이 용이하고, 소자의 전기적인 특성이 우수한(SOI(silicon on insulator)구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.

3. 发明授权

KR1019960000699B1 반도체 기판 및 그 제조 방법 失效
标题翻译：半导体器件和制造方法
公开(公告)号：KR1019960000699B1
公开(公告)日：1996-01-11
申请号：KR1019910024338
申请日：1991-12-26
申请人： 가부시끼가이샤 도시바
发明人： 엔도고이찌
IPC分类号： H01L21/76
CPC分类号： H01L21/3083 , H01L21/76251 , H01L21/76275 , H01L21/76286 , H01L21/76297 , Y10T428/24479 , Y10T428/2457 , Y10T428/24777
摘要： 내용 없음.

4. 发明公开

KR1020030096076A 트랜지스터, 마이크로회로, ＢｉＭＯＳ 마이크로회로의제조 프로세스 및 기계적 스트레스 완화 방법 无效
标题翻译：晶体管，微电路，BiMOS微电路制造工艺和机械应力消除方法
公开(公告)号：KR1020030096076A
公开(公告)日：2003-12-24
申请号：KR1020030038198
申请日：2003-06-13
申请人： 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
发明人： 리아오헝 , 예바오-성브루스
IPC分类号： H01L27/06
CPC分类号： H01L27/0605 , H01L21/76264 , H01L21/76297 , H01L21/8256
摘要： 트랜지스터(30)는 Ⅲ/Ⅵ족 반도체를 포함하는 베이스(32), 콜렉터(42) 및 에미터(36)를 포함한다. 적어도 하나의 금속 산화물 반도체(MOS) 트랜지스터(80B) 및 전술한 트랜지스터(30, 80A)를 갖는 마이크로회로(도 6)가 제공된다. 트랜지스터(30) 및 BiMOS 마이크로회로(도 6)를 제조하기 위한 프로세스도 제공된다.

5. 发明公开

KR1020020020215A 반도체 집적 회로 장치의 제조 방법 失效
标题翻译：半导体集成电路设备的生产方法
公开(公告)号：KR1020020020215A
公开(公告)日：2002-03-14
申请号：KR1020010054628
申请日：2001-09-06
申请人： 산요덴키가부시키가이샤
发明人： 다까다다다요시 , 기따무라오사무 , 오까와시게아끼 , 하따히로쯔구 , 후지누마찌까오
IPC分类号： H01L21/331
CPC分类号： H01L21/76297 , H01L21/76264 , H01L21/8228 , H01L21/84 , H01L27/1203
摘要： PURPOSE: To provide a production method for semiconductor integrated circuit device for improving the breakdown voltage of transistors in the dielectric separated complementary bipolar transistor of an NPN transistor and a longitudinal PNP transistor. CONSTITUTION: In the production method for semiconductor integrated circuit device, when forming the collector area and collector extraction area of the semiconductor integrated circuit device, by laminating four epitaxial layers, the buried layer of the collector area and the buried layer of the collector extraction area are simultaneously formed for each epitaxial layer. Then, the respective buried layers are diffused, linked and etched to a V groove die. Thus, the collector area and collector extraction area made into thick films are simultaneously formed and breakdown voltage is improved.
摘要翻译：目的：提供一种用于提高NPN晶体管和纵向PNP晶体管的介质分离的互补双极晶体管中的晶体管的击穿电压的半导体集成电路器件的制造方法。构成：在半导体集成电路器件的制造方法中，在形成半导体集成电路器件的集电极区域和集电极提取区域时，通过层叠四个外延层，集电极区域和集电极提取区域的埋层同时形成每个外延层。然后，各个掩埋层被扩散，连接并蚀刻到V沟槽模具。因此，同时形成制成厚膜的集电极区域和集电极提取区域，并提高击穿电压。

6. 发明公开

KR1020010030187A 반도체 장치의 제조 공정 有权
标题翻译：制造半导体衬底中形成的绝缘材料区域的半导体器件的制造方法
公开(公告)号：KR1020010030187A
公开(公告)日：2001-04-16
申请号：KR1020000051024
申请日：2000-08-31
申请人： 알카텔-루센트 유에스에이 인코포레이티드
发明人： 페이치엔-싱 , 리우천-팅
IPC分类号： H01L21/76
CPC分类号： H01L21/76297 , H01L21/76294
摘要： PURPOSE: A Process of making a semiconductor device having regions of insulating material formed in a semiconductor substrate is provided to form a structure that has islands of insulating silicon dioxide formed in the silicon substrate and below the substrate surface. CONSTITUTION: A height of a silicon dioxide region on a substrate surface defines the coupled thickness of the island of silicon dioxide and a silicon formed thereon. The silicon dioxide region which is formed allows formation of a mask on a silicon substrate. The mask demarcates a region on the surface of silicon substrate where the island of silicon dioxide is formed. The silicon dioxide island is formed at an appropriate place with a mask which is removed later. Single crystal silicon is formed epitaxially within a structure. Then an amorphous silicon is deposited and re-crystallized, forming a structure where a silicon substrate and the island of insulating silicon dioxide formed under the surface of substrate are provided. Chemical mechanical polishing is one example of a suitable expedient for accomplishing this objective. The resulting structure has silicon dioxide insulating regions(15) that separate active regions(17) in the substrate(10). At least, one active region(17) has silicon dioxide islands(35) formed beneath the single crystalline surface.
摘要翻译：目的：提供一种制造具有形成在半导体衬底中的绝缘材料区域的半导体器件的工艺，以形成在硅衬底中形成的绝缘二氧化硅岛和衬底表面下方的结构。构成：衬底表面上的二氧化硅区域的高度限定二氧化硅岛和其上形成的硅的耦合厚度。形成的二氧化硅区域允许在硅衬底上形成掩模。该掩模划分硅基板的形成有二氧化硅岛的表面上的区域。二氧化硅岛形成在适当的地方，后面要去除掩模。在结构内外延形成单晶硅。然后沉积非晶硅并重结晶，形成硅衬底和形成在衬底表面下方的绝缘二氧化硅岛的结构。化学机械抛光是实现这一目标的合适方案的一个例子。所得到的结构具有分离衬底（10）中的有源区（17）的二氧化硅绝缘区（15）。至少一个有源区（17）在单晶表面下形成有二氧化硅岛（35）。

7. 发明授权

KR100197768B1 유전체분리 반도체장치 및 그 제조방법 失效
标题翻译：电介质隔离半导体器件及其制造方法
公开(公告)号：KR100197768B1
公开(公告)日：1999-06-15
申请号：KR1019960009095
申请日：1996-03-29
申请人： 가부시끼가이샤 도시바
发明人： 엔도고이치
IPC分类号： H01L21/762
CPC分类号： H01L29/7392 , H01L21/76297 , H01L29/861
摘要： 본 발명은 캐리어 라이프타임 콘트롤기술을 이용하지 않은 것으로, 고속스위칭이 가능한 반도체장치를 실현한 구조를 제공한다.
SOI기판 등을 이용한 유전체분리(DI)구조를 갖춘 반도체장치이고, 기판의 주표면에 대하여 거의 수직인 측벽부를 갖춘 DI구조에 의해 반도체장치의 주전류의 통로로 되는 활성층을 끼우며, 이 주전류의 통로의 폭(W)을 5㎛이하로 한 구조에 의해 역회복전하(Q
rr )를 작게 한다.

8. 发明授权

KR1019900005564B1 반도체 장치 구조체 失效
标题翻译：半导体器件结构
公开(公告)号：KR1019900005564B1
公开(公告)日：1990-07-31
申请号：KR1019840006872
申请日：1984-11-02
申请人： 제너럴 일렉트릭 캄파니
发明人： 반트발제이얀트발리가 , 태트-싱폴쵸
IPC分类号： H01L29/78
CPC分类号： H01L29/7394 , H01L21/76297 , H01L27/1203
摘要： The insulated gate transistor is dielectrically isolated from other semiconducting devices in a monolithic semiconductor structure. The insulated gate transistor (IGT- 18) includes a source region (22), a base region (24), a voltage supporting region (26) and a minority carrier injection region (28). These regions lie side by side with the interfaces between them (40,42,44) orthogonal to the major surface of the planar semiconductor structure. An insulating tub (14) lies under the structre. There is a second complementary IGT (20) formed in an adjacent tub (16) in the supporting semiconductor structure.
摘要翻译：绝缘栅极晶体管与单片半导体结构中的其它半导体器件介电隔离。绝缘栅晶体管（IGT-18）包括源极区（22），基极区（24），电压支撑区（26）和少数载流子注入区（28）。这些区域与其平面半导体结构的主表面正交的它们之间的界面（40,42,44）并排地并排放置。绝缘盆（14）位于结构之下。在支撑半导体结构中的相邻桶（16）中形成有第二互补IGT（20）。

9. 发明授权

KR100456705B1 반도체 장치의 제조 공정 有权
标题翻译： 반도체장치의제조공정
公开(公告)号：KR100456705B1
公开(公告)日：2004-11-10
申请号：KR1020000051024
申请日：2000-08-31
申请人： 알카텔-루센트 유에스에이 인코포레이티드
发明人： 페이치엔-싱 , 리우천-팅
IPC分类号： H01L21/76
CPC分类号： H01L21/76297 , H01L21/76294
摘要： A process for fabricating a silicon-on-insulator integrated circuit in conjunction with a process for shallow trench isolation is disclosed. The shallow trench isolation is performed to define active regions in the silicon substrate. The active regions are electrically isolated from each other by regions of silicon dioxide formed in the substrate by the shallow trench isolation process. The height of the silicon dioxide regions above the substrate surface defines the combined thickness of the islands of silicon dioxide and the silicon formed over the islands of silicon dioxide. A mask is then formed on the silicon substrate with the regions of silicon dioxide formed therein. The mask defines the regions on the silicon substrate surface on which the islands of silicon dioxide are to be formed. The silicon dioxide islands are formed with the mask in place, and the mask is subsequently removed. Single crystal silicon is formed epitaxially on the structure. This is followed by the deposition of amorphous silicon and recrystallization to form a structure that has islands of insulating silicon dioxide formed in the silicon substrate and below the substrate surface.
摘要翻译：公开了一种用于制造绝缘体上硅集成电路以及用于浅沟槽隔离的工艺的工艺。执行浅沟槽隔离以在硅衬底中限定有源区。通过浅沟槽隔离工艺，在衬底中形成的二氧化硅区域使有源区彼此电隔离。衬底表面上方的二氧化硅区域的高度限定了二氧化硅岛和在二氧化硅岛上形成的硅的组合厚度。然后在其上形成有二氧化硅区域的硅衬底上形成掩模。掩模限定了硅衬底表面上将要在其上形成二氧化硅岛的区域。将二氧化硅岛与掩模一起形成，随后去除掩模。单晶硅在结构上外延形成。随后是非晶硅的沉积和再结晶以形成具有在硅衬底中和衬底表面下方形成的绝缘二氧化硅岛的结构。＆lt;图像＆GT;

10. 发明授权

KR100148500B1 반도체 디바이스 및 그 제조 방법 失效
公开(公告)号：KR100148500B1
公开(公告)日：1998-12-01
申请号：KR1019940024242
申请日：1994-09-27
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 오꼬노기겐스께 , 오호까쯔까사
IPC分类号： H01L21/76
CPC分类号： H01L21/76297 , Y10S148/012 , Y10S148/135
摘要： 본 발명에 따라서, 두께(d
1 )를 가지는 V형 절연홈을 형성하도록(100) 평면을 가지는 n형 단결정 실리콘 기판의 표면을 이방성 에칭하는 단계와, n
+ 형 매립층을 형성하도록 V형 홈의 표면에 대해 이온 주입을 실행하고 열처리 및 확산을 실행하는 단계와, n
+ 형 매립층의 표면에 두께(d
2 )를 가지는 2산화 실리콘막을 퇴적하는 단계와, 2산화 실리콘 막의 표면에 다결정 실리콘 막을 형성하는 단계와, 두께(d
3 )를 가지도록 다결정 실리콘 막을 연삭연마하는 단계와, 두께(d
4 )를 가지는 단결정 실리콘 지지 기판을 대기중에서 실온으로 다결정 실리콘 막의 연마된 표면에 접착시키는 단계와, 하부면의 V형 절연홈의 저부에서 2산화 실리콘 막을 노출시켜 섬 모양의 단결정 실리콘 막을 형성하도록 V형 절연 홈을 가지는 n형 단결정 실리콘 기판의 상기 하부면을 � ��삭 연마하는 단계를 포함하며, 두께(d
1 , d
2 , d
3 및 d
4 )는 각각 50-60㎛, 1-3㎛, 0-30㎛ 및 350-450㎛로 설정되는 것을 특징으로 하는 반도체 디바이스 제조방법이 제공된다.

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