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1. 发明公开

KR1020170027325A 반복 종속 조건을 갖는 반복들의 벡터 루프들을 구현하기 위한 명령어 审中-实审
标题翻译：执行具有迭代相关条件的迭代矢量图的指令
公开(公告)号：KR1020170027325A
公开(公告)日：2017-03-09
申请号：KR1020170024609
申请日：2017-02-24
申请人： 인텔 코포레이션
发明人： 플로트니코브,미하일
IPC分类号： G06F9/30 , G06F9/38
CPC分类号： G06F9/30072 , G06F9/3001 , G06F9/30018 , G06F9/30036 , G06F9/30043 , G06F9/30145 , G06F9/3016 , G06F9/3455 , G06F9/3802 , G06F9/30079 , G06F9/30196 , G06F9/3867
摘要： 명령어실행파이프라인을갖는프로세서가기재되어있다. 이명령어실행파이프라인은명령어를페치하는명령어페치스테이지를포함한다. 명령어는, 2가지상태중 하나의상태또는다른상태를특정하는입력엘리먼트들을갖는입력벡터피연산자를식별한다. 명령어는베이스값을특정하는제2 입력피연산자를또한식별한다. 명령어는스트라이드를특정하는제3 입력피연산자를또한식별한다. 명령어실행파이프라인은명령어를디코드하는명령어디코더를또한포함한다. 명령어실행파이프라인은, 명령어를실행하며결과적인출력벡터를제공하는기능유닛을또한포함한다. 이기능유닛은, 2가지상태중 다른상태가아닌하나의상태가입력벡터피연산자의대응하는엘리먼트위치에존재하는것에응답하여, 스트라이드만큼베이스값으로부터도출된값을증분함으로써결과적인출력벡터의특정엘리먼트위치에서의엘리먼트를생성하는로직회로를포함한다.
摘要翻译：描述了具有指令执行流水线的处理器。指令执行流水线包括取指令的指令提取阶段。该指令识别其输入元素指定两种状态中的一种或另一种的输入向量操作数。指令执行流水线还包括用于解码指令的指令解码器。指令执行管线还包括执行指令并提供合成输出向量的功能单元。功能单元包括逻辑电路，用于通过响应于两个状态中的一个而不是另一个状态中的一个而不是另一个状态来执行对从基本值导出的值的操作来产生所得到的输出向量的特定元素位置中的元素输入向量操作数的相应元素位置。

2. 发明公开

KR1020090089327A 파이프라인 컴퓨터 처리의 병렬화를 위한 방법 및 시스템 有权
标题翻译：用于管道计算的协调方法和系统
公开(公告)号：KR1020090089327A
公开(公告)日：2009-08-21
申请号：KR1020097010221
申请日：2007-11-08
申请人： 퀄컴 인코포레이티드
发明人： 코트리어,블라디미르 , 모드길,메이얀 , 포구딘,유리엠.
IPC分类号： G06F9/38 , G06F15/00 , G06F17/00
CPC分类号： G06F9/5066 , G06F9/3826 , G06F9/3885 , G06F9/5027 , G06F9/30079
摘要： A method of parallelizing a pipeline includes stages operable on a sequence of work items. The method includes allocating an amount of work for each work item, assigning at least one stage to each work item, partitioning the at least one stage into at least one team, partitioning the at least one team into at least one gang, and assigning the at least one team and the at least one gang to at least one processor. Processors, gangs, and teams are juxtaposed near one another to minimize communication losses. ® KIPO & WIPO 2009
摘要翻译：流水线并行化的方法包括可在一系列工作项上操作的阶段。该方法包括为每个工作项分配一定量的工作，为每个工作项分配至少一个阶段，将至少一个阶段划分成至少一个团队，将至少一个团队划分成至少一个团队，以及分配至少一个团队和至少一个团伙到至少一个处理器。处理器，帮派和团队彼此并列，以最大限度减少通信损失。 ®KIPO＆WIPO 2009

3. 发明公开

KR1020050085358A 카테시안 제어기를 갖는 데이터 처리 시스템 失效
标题翻译：具有卡特彼勒控制器的数据处理系统
公开(公告)号：KR1020050085358A
公开(公告)日：2005-08-29
申请号：KR1020057010137
申请日：2003-12-05
申请人： 코넥스 테크날러지, 인크
发明人： 토메스쿠단 , 스테판게오르게
IPC分类号： G06F15/76 , G06F15/00
CPC分类号： G06F9/3887 , G06F9/30036 , G06F9/30079 , G06F9/3879
摘要： A data-processing system includes a data device (104) for selectively storing data and an engine (element 102) having access to the memory device, the engine (element 102) supporting a plurality of machine executable programs. A controller (element 100) is utilized which selectively outputs one of a plurality of instructions to the engine (element 102) for driving the execution of the programs enabled by the engine, while a clock device (element 106) is utilized for outputting a synchronizing clock signal comprised of a predetermined number of clock cycles per second. The clock device outputs the synchronizing clock signal to the data device (104), the engine (element 102) and the controller (element 100). The controller outputs one of the instructions to the engine for execution of one of the programs, while also executing an operation within itself, all within a single clock cycle.
摘要翻译：数据处理系统包括用于选择性地存储数据的数据设备（104）和具有访问存储器设备的引擎（元件102），所述引擎（元件102）支持多个机器可执行程序。使用控制器（元件100），其选择性地将多个指令中的一个指令输出到发动机（元件102），用于驱动由发动机启用的程序的执行，同时使用时钟设备（元件106）来输出同步时钟信号由每秒预定数量的时钟周期组成。时钟装置将同步时钟信号输出到数据装置（104），发动机（元件102）和控制器（元件100）。控制器将其中一条指令输出到引擎以执行其中一个程序，同时也在单个时钟周期内执行其中的操作。

4. 发明公开

KR1020000048931A 비동기 데이터 프로세싱 장치 失效
标题翻译：异步数据处理设备
公开(公告)号：KR1020000048931A
公开(公告)日：2000-07-25
申请号：KR1019997002967
申请日：1997-09-30
申请人： 에이알엠 리미티드
发明人： 데이폴 , 페이버니겔찰스
IPC分类号： G06F9/38
CPC分类号： G06F9/30083 , G06F1/32 , G06F9/30079 , G06F9/3869 , G06F9/3871
摘要： PURPOSE: An asynchronous data processing apparatus is provided to control data flow within that asynchronous control circuit by a request-acknowledge control loop and exchange data signals with at least one other of said plurality of asynchronous control circuits. CONSTITUTION: A first of an asynchronous control circuits includes a halt circuit for blocking a control signal in the control loop of the first asynchronous control circuit, thereby preventing the exchange of data signals with said at least one other of said plurality of asynchronous control circuits so as to cause the control loops of said plurality of asynchronous control circuits to become blocked. The asynchronous data processing apparatus is based on an asynchronous design, which only causes transitions in the circuit in response to a request to carry out useful work. It can switch instantaneously between zero power dissipation and maximum performance upon demand. According to the asynchronous data processing apparatus, there is provided a 'Halt' circuit which causes all processor activity to cease until an interrupt occurs. The circuit preferably works by intercepting a control signal in the processing apparatus' asynchronous control circuits, effectively breaking a single request-acknowledge control loop. Since the control circuits are interrelated, blocking the response in one loop rapidly (but not instantaneously) stalls all the other control loops in the apparatus, and hence the stall ultimately propagates throughout the entire apparatus, terminating all activity. Preferably, an interrupt is used to release the stall in the original control loop, and activity then propagates from this point throughout the system.
摘要翻译：目的：提供异步数据处理装置，以通过请求确认控制环来控制异步控制电路内的数据流，并与所述多个异步控制电路中的至少一个异步控制电路交换数据信号。构成：异步控制电路中的第一个包括用于阻塞第一异步控制电路的控制环路中的控制信号的停止电路，从而防止与所述多个异步控制电路中的所述至少另一个异步控制电路的数据信号的交换以致所述多个异步控制电路的控制环路被阻塞。异步数据处理装置基于异步设计，其仅响应于执行有用工作的请求而导致电路中的转换。它可以根据需要在零功耗和最大性能之间瞬间切换。根据异步数据处理装置，提供了一个“停止”电路，其使所有处理器的活动停止直到发生中断。该电路优选通过截取处理装置的异步控制电路中的控制信号而有效地破坏单个请求确认控制环路。由于控制电路是相互关联的，所以在一个环路中快速（但不是瞬间）阻塞响应使设备中的所有其他控制环停止，因此失速最终在整个设备中传播，从而终止所有的活动。优选地，使用中断来释放原始控制回路中的停顿，然后从整个系统的这一点传播活动。

5. 发明授权

KR101713009B1 스케일가능한 컴퓨트 패브릭 有权
标题翻译：可调式电脑面料
公开(公告)号：KR101713009B1
公开(公告)日：2017-03-07
申请号：KR1020157013156
申请日：2013-12-11
申请人： 인텔 코포레이션
发明人： 크리그스코트 , 모리슨테레사
IPC分类号： G06F9/30
CPC分类号： G06F9/5027 , G06F9/30079 , G06F9/30083 , G06F9/3867 , G06F9/3873 , G06F9/3897 , G06F9/5094 , G06F15/7839 , G06F15/7867 , G06F15/8007
摘要： 스케일가능한컴퓨트패브릭을제공하는방법및 장치가본 문서에서제공된다. 그방법은스케일가능한컴퓨트패브릭에의한처리를위해작업흐름을결정하는것을포함하되, 작업흐름은명령어세트에기반한다. 작업흐름의처리를위해동적으로파이프라인이구성되고, 파이프라인을사용하여작업흐름이실행된다.
摘要翻译：本文提供了一种用于提供可扩展计算结构的方法和装置。该方法包括确定由可伸缩计算结构进行处理的工作流，其中工作流基于指令集。管道配置为动态处理工作流程，并使用流水线执行工作流程。

6. 发明公开

KR1020150112782A 해시 동작을 효율적으로 실행하는 방법 및 장치 有权
标题翻译：有效执行HASH操作的方法和设备
公开(公告)号：KR1020150112782A
公开(公告)日：2015-10-07
申请号：KR1020150028373
申请日：2015-02-27
申请人： 인텔 코포레이션
发明人： 월리치,길버트엠. , 고팔,비노드 , 얍,커크에스. , 페그할리,와즈디케이.
IPC分类号： G06F9/30
CPC分类号： H04L9/3239 , G06F9/30007 , G06F12/0811 , G06F2212/283 , H04L9/0643 , H04L2209/125 , G06F9/30105 , G06F9/30079 , G06F9/30196
摘要： 프로세서상에서해시함수를실행하기위한장치와방법이기술된다. 예컨대, 프로세서의일 실시예는, 해시함수의상태변수가저장되어야할 제1 저장위치및 제2 저장위치를포함하는레지스터세트와, 상기해시함수를실행하고, 상기해시함수의라운드를계산하는데에사용되는상태값의제1 세트를저장하는것으로서상기제1 저장위치를초기지정하고, 상기해시함수의라운드를계산하는데에또한사용되는상태값의제2 세트를저장하는것으로서상기제2 저장위치를초기지정하는실행유닛을포함하고, 상기실행유닛은상태데이터의제1 및제2 세트를사용하여상기해시함수의복수의라운드를실행하고, 상기실행은, 상기제1 저장위치가라운드의제1 세트에대한상기상태값의제1 세트및 라운드의제2 세트에대한상기상태값의제2 세트를저장하는것으로지정되고, 상기제2 저장위치가상기라운드의제1 세트에대한상기상태값의제2 세트및 상기라운드의제2 세트에대한상기상태값의제1 세트를저장하는것으로지정되도록상기제1 저장위치와상기제2 저장위치의지정을스와핑하는것을포함한다.
摘要翻译：描述了用于在处理器上执行散列函数的装置和方法。例如，处理器的一个实施例包括：包括第一存储位置和第二存储位置的寄存器集合，其中将要存储散列函数的状态变量; 以及执行单元，用于执行所述散列函数并且初始地将所述第一存储位置指定为存储用于计算所述散列函数的四舍五入的第一组状态值，并且初始地将第二存储位置指定为存储第二组状态值也用于计算散列函数的轮次。执行单元使用第一和第二组状态数据执行多个散列函数。执行包括交换第一存储位置和第二存储位置的指定，使得第一存储位置被指定为存储第一组轮次的第一组状态值和第二组轮的第二组状态值其中，所述第二存储位置被指定为存储所述第一组轮次的所述第二组状态值和所述第二组轮次的所述第一组状态值。

7. 发明公开

KR1020110130284A 파이프라인 프로세서 및 이퀄 모델 보존 방법 有权
标题翻译：管道加工器和等效模型保存方法
公开(公告)号：KR1020110130284A
公开(公告)日：2011-12-05
申请号：KR1020100049852
申请日：2010-05-27
申请人： 삼성전자주식회사
发明人： 심희준 , 한연조 , 김재영 , 조연곤 , 이진석
IPC分类号： G06F9/38 , G06F9/30 , G06F11/14
CPC分类号： G06F11/1407 , G06F9/3857 , G06F9/3861 , G06F9/3867 , G06F9/30079
摘要： PURPOSE: A pipe line processor and equal model preservation method are provided to maintain an equal model by processing the event of a pipe line. CONSTITUTION: A pipe line processor(101) processes an instruction by separating the instruction to plural stages. An equal model correction unit(102) stores the processing result of the instruction which is located in the inner side of the pipe line processing unit. The equal model correction unit records the processing result in a register file(103) considering of the latency of the instruction. The equal model correction unit records the processing result in the register file by responding to a recovery signal which restarts the pipe line processing unit.
摘要翻译：目的：提供管道处理器和等效模型保存方法，通过处理管道事件来维持相等的模型。构成：管线处理器（101）通过将指令分离成多级来处理指令。相等模型校正单元（102）存储位于管线处理单元的内侧的指令的处理结果。考虑到指令的等待时间，等模型校正单元将处理结果记录在寄存器文件（103）中。相等模型校正单元通过响应重启管线处理单元的恢复信号将处理结果记录在寄存器文件中。

8. 发明授权

KR100396189B1 디지털신호 처리장치 및 그 제어방법 失效
标题翻译： 디지털호호처리장치및그제어방법
公开(公告)号：KR100396189B1
公开(公告)日：2003-08-27
申请号：KR1020017005296
申请日：2000-08-30
申请人： 파나소닉 주식회사
发明人： 이마무라야수시 , 이노우에타카오 , 와타나베타카히로
IPC分类号： G06F9/22
CPC分类号： G06F9/30079 , G05B2219/34047 , G06F9/3001 , G06F9/30072 , G06F9/3824
摘要： The present invention provides a digital signal processing apparatus and a method for controlling the apparatus that allow for a reduction of circuit size to minimize an increase in power consumption and the costs of circuitry and an improvement in signal processing speed. To achieve this, the present invention eliminates a circuit arrangement that was conventionally required for executing a compare instruction, conditional jump instruction, and jump instruction, by adding a relatively small-sized circuit such as an encoder 51 for processing an external signal 10 and a capability of decoding a condition determination data select instruction.
摘要翻译：本发明提供了一种数字信号处理装置和用于控制该装置的方法，其允许减小电路尺寸以最小化功耗的增加和电路成本以及信号处理速度的提高。为了达到这个目的，本发明通过增加一个比较小型的电路，例如用于处理外部信号10的编码器51和一个用于处理外部信号10的电路，去除了传统上为执行比较指令，条件跳转指令和跳转指令所需的电路装置。解码条件确定数据选择指令的能力。

9. 发明授权

KR100263262B1 마이크로프로세서 失效
标题翻译：微处理器
公开(公告)号：KR100263262B1
公开(公告)日：2000-08-01
申请号：KR1019920009274
申请日：1992-05-29
申请人： 닛뽕덴끼 가부시끼가이샤
发明人： 가네꼬히로아끼
IPC分类号： G06F9/22 , G06F11/30
CPC分类号： G06F9/30079 , G06F9/3867 , G06F11/364 , G06F11/3648
摘要： 프로세서 정지 명령이 실행된 어드레스, 및 다른 내부 정보를 외부로 통지하여 정확하고 확실한 디버깅 환경을 구현한다.
정지 명령을 검출한 어드레스를 보유하는 프로그램.
카운트(113), 특정한 고정자 신호를 출력할 수 있는 고정자 신호 ST2 내지 STO용 단자(123), 정지 명령 지시 버스,사이클을 발생하는 버스,사이클 제어 유니트(105), 프로그램,카운터(113)의 내용을 버스,사이클 제어 유니트(105)에 전송하여 정지 명령 표시 버스, 사이클의 기동을 요구하는 것을 제어하는 실행 유닛(103)를 갖는다.

10. 发明公开

KR1020170045098A 프로세싱-인-메모리를 이용한 명령어 처리 방법 및 그 장치 审中-实审
标题翻译：使用内存中处理来处理指令的方法和装置
公开(公告)号：KR1020170045098A
公开(公告)日：2017-04-26
申请号：KR1020160072696
申请日：2016-06-10
申请人： 삼성전자주식회사
发明人： 최기영 , 안준환 , 유승주
IPC分类号： G06F9/30
CPC分类号： G06F9/30 , G06F9/3004 , G06F9/30047 , G06F9/30079
摘要： 프로세싱-인-메모리를이용한명령어처리방법및 그장치가개시된다. PIM 관리장치는명령어가액세스하는메모리주소에대한읽기-쓰기락(lock)을포함하는 PIM 디렉토리및 명령어가액세스하는메모리주소에대한지역성을파악하고, 상기지역성을기초로명령어의수행주체가프로세싱-인-메모리(PIM)인지결정하는지역성추적부를포함한다.
摘要翻译：一种使用内存中处理来处理命令的方法和装置。 PIM管理设备被配置为确定包括对由指令访问的存储器地址和由指令访问的存储器地址的读写锁的PIM目录的局部性，并且基于该局部性，内存中（PIM）。

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