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1. 发明授权

KR101862379B1 ＥＣＣ 동작과 리던던시 리페어 동작을 공유하는 메모리 장치 有权
公开(公告)号：KR101862379B1
公开(公告)日：2018-07-05
申请号：KR1020130043815
申请日：2013-04-19
申请人： 삼성전자주식회사
发明人： 손영수 , 박광일 , 박철우 , 손종필 , 윤재윤 , 정회주
IPC分类号： G11C29/42
CPC分类号： G06F11/1068 , G06F3/064 , G06F3/0679 , G06F11/1052 , G11C29/42 , G11C29/44 , G11C29/4401 , G11C29/52 , G11C29/808 , G11C29/848 , G11C2029/0409 , G11C2029/0411 , G11C2029/1208
摘要： 본발명은 ECC 동작과리던던시리페어동작을공유하는메모리장치및 메모리모듈에대하여개시된다. 메모리장치는, 불량셀에의한싱글비트에러는 ECC 동작으로구제하고, 불량셀이 ECC 동작으로구제할수 없는불량인경우, 리던던시리페어동작으로구제한다. 리던던시리페어동작은데이터라인리페어와블락리페어를포함한다. ECC 동작은불량셀을포함하는메모리셀들의 1 단위분데이터에대응하는코드워드를변경하고, 변경된코드워드에대하여패리티비트들의사이즈도변경할수 있다.

2. 发明授权

KR1019920001104B1 어드레스 라인 오류 테스트 방법 失效
标题翻译：如何测试地址行错误
公开(公告)号：KR1019920001104B1
公开(公告)日：1992-02-01
申请号：KR1019880001348
申请日：1988-02-12
申请人： 인터내셔널 비지네스 머신즈 코포레이션
发明人： 케빈죤애쉬 , 잭하베이더렌버거 , 레이몬드로니파슨즈
IPC分类号： G06F11/00
CPC分类号： G11C29/42 , G06F11/076 , G06F11/1052 , G11C29/02 , G11C29/10 , G11C29/18
摘要： A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart.

3. 发明授权

KR101732841B1 내장된 ECC 어드레스 맵핑 有权
公开(公告)号：KR101732841B1
公开(公告)日：2017-05-04
申请号：KR1020157031961
申请日：2014-06-24
申请人： 인텔 코포레이션
发明人： 보그트,피트디.
IPC分类号： G06F11/10 , G06F12/08
CPC分类号： G06F11/1052
摘要： ECC 데이터를캐시라인데이터와메모리페이지내에내장하는장치, 시스템및 방법이설명된다. 일실시예에서, 전자디바이스는, 메모리디바이스에대해데이터를판독또는기입하는요청을수신하고 - 데이터는복수의캐시라인을포함하는메모리페이지로맵핑됨 - , 오류정정코드정보를데이터와내장하기위해복수의캐시라인의적어도일부를이동시키고, 복수의캐시라인의일부를다른메모리위치로재맵핑하고, 데이터및 오류정정코드정보를메모리페이지상에서검색또는저장하는메모리제어로직및 프로세서를포함한다. 다른실시예들이또한개시되고청구된다.

4. 发明公开

KR1020150083028A 데이터 처리 장치 审中-实审
标题翻译：数据处理设备
公开(公告)号：KR1020150083028A
公开(公告)日：2015-07-16
申请号：KR1020150000798
申请日：2015-01-05
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 즈보이유끼또시 , 나가노히데오
IPC分类号： G06F11/10
CPC分类号： H03M13/2927 , G06F11/1012 , G06F11/1044 , G06F11/1052 , H03M13/095 , H03M13/11 , H03M13/13 , H03M13/1575 , H03M13/19 , H03M13/29 , H03M13/3715 , H03M13/6575 , G06F11/1004
摘要： 본발명은, 고속동작과기능안전의양립이요구되는 MCU 시스템에있어서, 1비트오류정정·2비트오류검출방식의 ECC에선행하는오류검출을위해서, ECC보다도고속동작이가능한 2비트오류검출회로를제공하는것을과제로한다. 프로세서와메모리를포함하는데이터처리장치로서, 패리티/ECC 인코더회로와패리티/ECC 디코더회로를구비한다. 패리티/ECC 인코더회로는, 메모리에의기입신호경로상에배치되고, 기입되는데이터로부터복수비트의패리티를생성하는패리티생성회로를포함하고, 생성된패리티를데이터와함께메모리에기입한다. 패리티/ECC 디코더회로는, 메모리로부터의판독신호경로상에배치되고, 패리티검사부를포함한다. 패리티생성회로는, 데이터를구성하는복수비트의각각이, 적어도 2비트의패리티의생성에기여하도록구성됨으로써, 패리티검사부는고속으로 2비트오류를검출할수 있다.
摘要翻译：本发明的目的在于提供一种2比特错误检测电路，其能够比需要快速操作和功能稳定性的MCU系统中的1位错误修正·2位错误检测方法在ECC之前快速地进行错误检测。包括处理器和存储器的数据处理装置具有：奇偶校验/ ECC编码器电路，其被布置在输入信号到存储器的路径上，包括用于产生多个奇偶校验的奇偶校验生成电路，并将所产生的奇偶校验与内存中的数据; 以及奇偶校验/ ECC解码器电路，其布置在来自存储器的读取信号的路径上，并且包括奇偶校验检查单元。奇偶产生电路被配置为使构成数据的每个位有助于产生至少2位的奇偶校验。因此，奇偶校验单元可以高速检测2位错误。

5. 发明公开

KR1020100015775A 코드 에러 검출 및 정정을 위한 구성가능한 스플리트 스토리지 无效
标题翻译：错误检测和纠正代码的可配置分区存储
公开(公告)号：KR1020100015775A
公开(公告)日：2010-02-12
申请号：KR1020097021992
申请日：2008-04-10
申请人： 마이크로칩 테크놀로지 인코포레이티드
发明人： 워제워다이고르 , 마네웩코버스
IPC分类号： G06F11/10
CPC分类号： G06F11/1052
摘要： Memory space of a digital device may be configured for both instructions/data (op-code) and ECC or parity when required, otherwise the entire memory space may be configured for just the program instructions/data. A standard word width memory may be configured for ECC or non-ECC functionality, or parity or non-parity functionality, based upon a desired application. The last portion of the memory may be allocated for ECC or parity data rather then application code when an ECC or parity implementation is required. When an ECC or parity implementation is not required, the entire memory may be used for the application code. This allows a digital device and memory to be used in applications having different robustness (e.g., application code integrity) requirements without have to fabricate different digital devices.
摘要翻译：数字设备的存储空间可以在需要时配置为指令/数据（操作码）和ECC或奇偶校验，否则整个存储器空间可以仅被配置为程序指令/数据。基于期望的应用，标准字宽存储器可以被配置用于ECC或非ECC功能，或奇偶校验或非奇偶校验功能。存储器的最后部分可以被分配用于ECC或奇偶校验数据，而不是需要ECC或奇偶校验实现时的应用代码。当不需要ECC或奇偶校验实现时，整个存储器可以用于应用代码。这允许将数字设备和存储器用于具有不同鲁棒性（例如，应用代码完整性）要求的应用中，而不必制造不同的数字设备。

6. 发明公开

KR1020160017922A 반도체 메모리 장치 审中-实审
标题翻译：半导体存储器件
公开(公告)号：KR1020160017922A
公开(公告)日：2016-02-17
申请号：KR1020140101563
申请日：2014-08-07
申请人： 에스케이하이닉스 주식회사
发明人： 구영준 , 윤태식
IPC分类号： G11C29/42
CPC分类号： G06F11/1052 , G11C2029/0411
摘要： 외부로부터라이트데이터및 데이터마스킹신호를수신받아상기데이터마스킹신호에응답하여상기라이트데이터를노멀데이터또는컴바인데이터로저장하며, 라이트동작시 데이터마스킹여부를의미하는마스킹정보를저장하는코어부;및리드동작시상기마스킹정보에응답하여상기노멀데이터또는상기컴바인데이터의출력경로를제어하기위한 ECC부를포함하는반도체메모리장치가제공되며, 라이트동작시데이터마스킹기능의수행여부를저장하여리드동작시데이터마스킹기능의수행여부에따라리드데이터의출력경로를선택적으로제어함으로써반도체메모리장치의 ECC 동작에소요되는시간을줄일수 있다. 또한, 데이터마스킹기능을수행하는도중에생성된유효하지않은패리티비트를이용하는 ECC 디코딩동작을수행하지않기때문에리드동작시데이터처리에따른오류를방지할수 있다.
摘要翻译：提供一种半导体存储器件，其包括：核心单元，用于从外部接收写入数据和数据屏蔽信号，并将写入数据作为正常数据存储或响应于数据屏蔽信号组合数据，并且存储指示是否数据在写操作期间被屏蔽; 以及ECC单元，用于在读取操作期间响应于掩蔽信息来控制正常数据或组合数据的输出路径。可以通过存储在写入操作期间是否执行数据屏蔽功能以及根据在数据屏蔽功能期间是否执行数据屏蔽功能来选择性地控制读取数据的输出路径来减少半导体存储器件的ECC操作所需的时间读操作。此外，由于不执行使用在执行数据屏蔽功能时产生的无效奇偶校验位的ECC解码操作，因此可以防止在读取操作期间由于数据处理引起的错误。

7. 发明公开

KR1020130086237A 온 더 플라이 ＣＲＣ 모드용 메모리 디바이스 有权
标题翻译：闪存CRC模式下的存储设备
公开(公告)号：KR1020130086237A
公开(公告)日：2013-07-31
申请号：KR1020137014572
申请日：2011-11-29
申请人： 인텔 코포레이션
发明人： 베인스컬지트에스
IPC分类号： G06F11/08 , G11C29/42
CPC分类号： H03M13/09 , G06F11/1052 , H03M13/6505
摘要： 트랜잭션 기반으로 메모리 액세스 트랜잭션에 대한 에러 검출의 온 더 플라이 인에이블링 및 디스에이블링이 제공된다. 메모리 액세스 트랜잭션에 대한 에러 검출의 동적 인에이블링 및 디스에이블링은 또한 다중의 트랜잭션들에 대해 적용될 수 있다. 메모리 디바이스와 연관된 제어 로직은 에러 검출을 적용할지를 판정하고, 메모리 액세스 트랜잭션에서 에러 검출을 선택적으로 인에이블한다. 메모리 액세스 트랜잭션에서 에러 검출의 선택적 인에이블링은 판독 또는 기록에 적용될 수 있다.

8. 发明公开

KR1020120069517A 메모리 백업 중의 데이터 조작 无效
标题翻译：记忆备份期间的数据处理
公开(公告)号：KR1020120069517A
公开(公告)日：2012-06-28
申请号：KR1020110062097
申请日：2011-06-27
申请人： 아바고 테크놀로지스 제너럴 아이피 (싱가포르) 피티이 리미티드
发明人： 피실리오개리제이. , 촌피터비.
IPC分类号： G06F13/38 , G06F11/08 , G06F11/14 , G06F13/16 , G06F12/16
CPC分类号： G06F11/1441 , G06F11/1052 , G06F13/1694 , G06F13/38 , G06F11/08 , G06F11/1446 , G06F12/16 , G06F13/1668
摘要： PURPOSE: A data manipulation during a memory backing-up process is provided to efficiently manipulate data during the memory backing-up process. CONSTITUTION: A command data block with a memory address field is received. The memory address field includes first bits displaying positions in a volatile memory and second bits displaying data manipulation. Source for data transmitted to a non-volatile memory(135) is selected based on the data manipulation. The data is transmitted from the volatile memory to the source. Manipulated data is received from the source and is transmitted to the non-volatile memory. The source is a data encryption engine.
摘要翻译：目的：提供内存备份过程中的数据操作，以便在内存备份过程中有效地处理数据。构成：接收到具有存储器地址字段的命令数据块。存储器地址字段包括显示易失性存储器中的位置的第一位和显示数据操作的第二位。基于数据操作选择发送到非易失性存储器（135）的数据的源。数据从易失性存储器传输到源。从源接收操作的数据并将其传送到非易失性存储器。来源是一个数据加密引擎。

9. 发明公开

KR1020080098613A 에러 정정 디바이스 및 그 방법 有权
标题翻译：错误校正装置及其方法
公开(公告)号：KR1020080098613A
公开(公告)日：2008-11-11
申请号：KR1020087020334
申请日：2007-01-18
申请人： 엔엑스피 유에스에이, 인코포레이티드
发明人： 모이어,윌리엄씨.
IPC分类号： G06F11/00 , G06F11/08 , G06F11/20 , G06F12/00
CPC分类号： G06F11/1052
摘要： A device and method for error correction are disclosed. The device includes a memory control module (105) to disable error processing for a memory location depending on the state of a status indicator (304). The status indicator can be set so that error processing is disabled when valid error correction and detection information for the memory location is not available, such as after a reset or power-on event. In addition, the memory control module can promote partial write requests to full write requests when error processing is disabled to ensure that valid error detection and correction data is calculated for the memory location. By disabling error processing until valid error detection and correction information is available, the number of unnecessary or invalid error processing operations is reduced, thereby conserving device resources.
摘要翻译：公开了一种用于纠错的装置和方法。该设备包括存储器控制模块（105），用于根据状态指示器（304）的状态来禁止针对存储器位置的错误处理。可以设置状态指示器，使得当有效的纠错和存储器位置的检测信息不可用时（例如复位或上电事件之后），禁用错误处理。此外，当禁用错误处理时，存储器控制模块可以促进对完全写入请求的部分写入请求，以确保为存储器位置计算有效的错误检测和校正数据。通过禁止错误处理，直到有效的错误检测和校正信息可用，减少了不必要或无效的错误处理操作的数量，从而节省了设备资源。

10. 发明授权

KR101731576B1 반도체 기억장치 및 NAND 플래시 메모리의 프로그램 방법 有权
公开(公告)号：KR101731576B1
公开(公告)日：2017-04-28
申请号：KR1020140156192
申请日：2014-11-11
申请人： 윈본드 일렉트로닉스 코포레이션
发明人： 야마우치,카즈키
IPC分类号： G11C29/42 , G11C16/34
CPC分类号： G11C29/52 , G06F3/0679 , G06F3/0688 , G06F11/00 , G06F11/10 , G06F11/1048 , G06F11/1052 , G06F11/1068 , G06F2212/2022 , G06F2212/214 , G06F2212/222 , G06F2212/403 , G11C11/5628 , G11C16/10 , G11C2029/0411
摘要： [과제] 데이터의신뢰성을유지하면서프로그램시간의단축을도모할수 있는반도체기억장치를제공한다.[해결수단] 본발명의플래시메모리는, 메모리어레이(100)와, 페이지버퍼/센스회로(160)와, 외부입출력단자에접속된입출력버퍼(110)와, 데이터의오류검출및 정정을행하는 ECC 회로(120)를포함한다. 프로그램동작시, 입출력버퍼(110)는페이지버퍼/센스회로(160) 및 ECC 회로(120)에병렬로프로그램데이터를로드시키고, ECC 회로(120)는 ECC 연산에의해생성된패리티비트를페이지버퍼/센스회로(160)의스페어영역에기입한다. ECC 처리의종료후, 페이지버퍼/센스회로(160)에유지된데이터가선택된페이지에프로그램된다.

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