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1. 发明公开

KR1020020077016A 반도체 장치 및 그 검사 방법 失效
标题翻译：半导体器件及其测试方法
公开(公告)号：KR1020020077016A
公开(公告)日：2002-10-11
申请号：KR1020010062589
申请日：2001-10-11
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지
IPC分类号： G11C15/04
CPC分类号： G11C15/043 , H01L27/108
摘要： PURPOSE: To provide a semiconductor device which can efficiently drive a circuit in which the accumulation electrode of a capacitor is connected to a gate terminal of a transistor. CONSTITUTION: Each of a plurality of cells arranged on the surface of a semiconductor substrate comprises a first transistor and a second transistor. The second current terminal of the first transistor is connected to the gate terminal of the second transistor, a bit line is connected to the first current terminal of the first transistor, and a word line is connected to the gate terminal. A first wiring line is connected to the first current terminal side of the second transistor, and a second wiring line is connected to the second current terminal side. Bit lines are set to either of a first voltage state or a second voltage state of which voltage is higher than the first voltage. Voltage being higher than the first voltage and lower than the second voltage is applied to the first wiring line. A voltage detecting circuit detects voltage appearing on the second wiring line.
摘要翻译：目的：提供一种半导体器件，其可以有效地驱动电容器的累积电极连接到晶体管的栅极端子的电路。构成：布置在半导体衬底的表面上的多个单元中的每一个包括第一晶体管和第二晶体管。第一晶体管的第二电流端子连接到第二晶体管的栅极端子，位线连接到第一晶体管的第一电流端子，字线连接到栅极端子。第一布线与第二晶体管的第一电流端侧连接，第二布线与第二电流端侧连接。位线被设置为电压高于第一电压的第一电压状态或第二电压状态。高于第一电压并且低于第二电压的电压施加到第一布线。电压检测电路检测出现在第二布线上的电压。

2. 发明授权

KR100736346B1 반도체 장치 및 그 검사 방법 失效
标题翻译：半导体器件及其检测方法
公开(公告)号：KR100736346B1
公开(公告)日：2007-07-06
申请号：KR1020010062589
申请日：2001-10-11
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지
IPC分类号： G11C15/04
CPC分类号： G11C15/043 , H01L27/108
摘要： 커패시터의 축적 전극이 트랜지스터의 게이트 단자에 접속된 회로를 효율적으로 구동하는 것이 가능한 반도체 장치를 제공한다.
반도체 기판의 표면상에 배치된 복수의 셀의 각각은 제 1 트랜지스터와 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 제 2 전류단자가 제 2 트랜지스터의 게이트 단자에 접속되어 있다. 제 1 트랜지스터의 제 1 전류 단자에 비트 라인이 접속되고, 게이트 단자에 워드 라인이 접속되어 있다. 제 2 트랜지스터의 제 1 전류 단자측에 제 1 배선이 접속되고, 제 2 전류 단자측에 제 2 배선이 접속된다. 비트라인은 제 1 전압 상태, 및 그보다 높은 전압의 제 2 전압 상태 중 어느 하나로 설정된다. 제 1 배선에 제 1 전압 보다 높고 제 2 전압 전압 보다 낮은 전압이 인가된다. 전압 검출회로는 제 2 배선에 나타난 전압을 검출한다.
반도체 장치 검사

3. 发明公开

KR1019900019242A 반도체장치 및 그 제조방법 失效
公开(公告)号：KR1019900019242A
公开(公告)日：1990-12-24
申请号：KR1019900008047
申请日：1990-05-31
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지
IPC分类号： H01L27/108

4. 发明授权

KR100589477B1 반도체 장치군 및 그 제조 방법, 및 반도체 장치 및 그제조 방법 有权
标题翻译：半导体器件组及其制造方法，半导体器件及其制造方法
公开(公告)号：KR100589477B1
公开(公告)日：2006-06-14
申请号：KR1020040084657
申请日：2004-10-22
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지 , 고지마히데유키 , 아네자키도루 , 나카가와신이치
IPC分类号： H01L27/115
CPC分类号： H01L27/11526 , H01L27/105 , H01L27/11546
摘要： 본 발명은 비휘발성 메모리를 혼재하지 않은 공정 기술의 우선적인 개발이 가능한 동시에, 비휘발성 메모리를 혼재하지 않은 반도체 장치와 비휘발성 메모리를 혼재하는 반도체 장치와의 사이에서 공통의 설계 매크로를 사용할 수 있는 반도체 장치군 및 그 제조 방법을 제공하는 것을 목적으로 한다.
제1 설계 매크로 및 비휘발성 메모리를 포함하는 제1 반도체 장치와, 제1 설계 매크로와의 동일성을 갖는 제2 설계 매크로를 포함하고, 비휘발성 메모리를 포함하지 않는 제2 반도체 장치를 갖는 반도체 장치군에 있어서, 제1 설계 매크로는 제1 반도체 기판 상에 형성된 제1 활성 영역과 제1 소자 분리 영역을 가지고, 제2 설계 매크로는 제2 반도체 기판 상에 형성된 제2 활성 영역과 제2 소자 분리 영역을 가지며, 제1 활성 영역의 단면 상단부에서의 곡률 반경은 제2 활성 영역의 단면 상단부에서의 곡률 반경보다도 크고, 제1 활성 영역의 표면과 제1 소자 분리 영역의 표면과의 높이의 차는 제2 활성 영역의 표면과 제2 소자 분리 영역의 표면과의 높이의 차보다도 크다.

5. 发明授权

KR100286052B1 반도체장치및그제조방법 有权
公开(公告)号：KR100286052B1
公开(公告)日：2001-04-16
申请号：KR1019970025128
申请日：1997-06-17
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지
IPC分类号： H01L27/10
摘要： 본 발명은 DRAM 반도체장치 및 그 제조방법에 관한 것으로서, 그 목적은, 다른 특성을 열화시키지 않고, 리프레쉬특성을 개선할 수 있는 반도체장치를 제공하는 것이다.
본 발명에 따르면, 일 표면을 갖는 반도체기판과; 상기 반도체기판의 일 표면의 제1 및 제2영역에 형성되며, 표면으로부터 떨어진 깊은 위치에 제1도전형 불순물농도의 극대점을 가지며, 제2웰의 극대점 깊이와 제1도전형 불순물농도의 하나는, 제1의 웰의 그것보다도 크고, 다른 하나는 제1웰의 그것보다도 작거나 같은 제1 및 제2 웰과; 상기 제1웰내에 형성되는 메모리쎌과; 상기 제2웰내에 형성되는 상기 메모리쎌의 주변회로를 갖는 반도체장치가 제공된다.

6. 发明公开

KR1019990035746A 반도체장치 및 그 제조방법 失效
公开(公告)号：KR1019990035746A
公开(公告)日：1999-05-25
申请号：KR1019980001882
申请日：1998-01-22
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지
IPC分类号： H01L21/60
摘要： 본 발명은 포토레지스트의 개구 크기를 완화할 수가 있고, 리소그래피의 위치맞춤 어긋남에 의한 접촉구멍 크기의 변동이 없으며, 트랜지스터의 핫캐리어효과(hot-carrier effect)에 대한 내성이 우수한 반도체장치 및 그 제조방법을 제공한다.
반도체기판(10)과, 반도체기판(10)상에 형성되어, 인접하는 2개의 도전체 패턴을 갖는 도전막(20)과, 도전막(20)의 상면을 덮는 에칭 스토퍼막(22)과, 2개의 도전체 패턴간의 반도체기판(10)에 달하여, 단부가 2개의 도전체 패턴상의 에칭 스토퍼막(22)상에 위치하는 접촉구멍(30)이 형성된 절연막(28)과, 접촉구멍(30) 내의 도전막(20) 및 에칭 스토퍼막(22)의 측벽에 형성된 측벽 절연막(32)으로 반도체장치를 구성한다.

7. 发明授权

KR100109111B1 박막 트랜지스터를 갖는 반도체 기억장치 및 그의 제조방법 失效
公开(公告)号：KR100109111B1
公开(公告)日：1996-12-11
申请号：KR1019920004607
申请日：1992-03-20
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지 , 이타바시가즈오
IPC分类号： H01L27/10

8. 发明公开

KR1019920018944A 박막 트랜지스터를 갖는 반도체 기억장치 및 그의 제조방법 失效
标题翻译：具有薄膜晶体管的半导体存储器件及其制造方法
公开(公告)号：KR1019920018944A
公开(公告)日：1992-10-22
申请号：KR1019920004607
申请日：1992-03-20
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지 , 이타바시가즈오
IPC分类号： H01L27/10

9. 发明公开

KR1019980063337A 반도체장치및그제조방법 有权
公开(公告)号：KR1019980063337A
公开(公告)日：1998-10-07
申请号：KR1019970025128
申请日：1997-06-17
申请人： 후지쯔 가부시끼가이샤
发明人： 에마타이지
IPC分类号： H01L27/10
摘要： 본 발명은 DRAM 반도체장치 및 그 제조방법에 관한 것으로서, 그 목적은, 다른 특성을 열화시키지 않고, 리프레쉬특성을 개선할 수 있는 반도체장치를 제공하는 것이다.
본 발명에 따르면, 일 표면을 갖는 반도체기판과; 상기 반도체기판의 일 표면의 제1 및 제2영역에 형성되며, 표면으로부터 떨어진 깊은 위치에 제1도전형 불순물농도의 극대점을 가지며, 제2웰의 극대점 깊이와 제1도전형 불순물농도의 하나는, 제1의 웰의 그것보다도 크고, 다른 하나는 제1웰의 그것보다도 작거나 같은 제1 및 제2 웰과; 상기 제1웰내에 형성되는 메모리쎌과; 상기 제2웰내에 형성되는 상기 메모리쎌의 주변회로를 갖는 반도체장치가 제공된다.

10. 发明授权

KR100109113B1 박막 트랜지스터를 갖는 반도체 기억장치 및 그의 제조방법 失效
公开(公告)号：KR100109113B1
公开(公告)日：1996-12-11
申请号：KR1019920003776
申请日：1992-03-07
申请人： 후지쯔 가부시끼가이샤
发明人： 이타바시가즈오 , 에마타이지
IPC分类号： H01L27/10

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