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1. 发明授权

KR100793669B1 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR100793669B1
公开(公告)日：2008-01-10
申请号：KR1020010072248
申请日：2001-11-20
申请人： 후지쯔 가부시끼가이샤
发明人： 야기시타요시마사 , 우치다도시야
IPC分类号： G11C11/401
CPC分类号： G11C11/406 , G11C7/1006 , G11C11/4096 , G11C2211/4062
摘要： 어드레스 입력 수단(1)에는 어드레스가 입력된다. 독출 수단(5)은 어드레스 입력 수단(1)을 통해 입력된 어드레스에 의해 지정되는 열 또는 행 방향의 서브블록군(3)의 적어도 일부로부터 데이터를 독출한다. 리프레시 수단(2)은 독출 수단(5)의 독출 대상이 되는 서브블록군과 직교하는 행 또는 열 방향의 서브블록군의 적어도 일부를 리프레시한다. 데이터 복원 수단(4)은 리프레시와 독출의 쌍방 대상이 되고 있는 서브블록으로부터의 데이터를 다른 블록 및 패리티 블록으로부터의 데이터를 참조하여 복원한다.
摘要翻译：地址被输入到地址输入装置（1）。读取装置5从通过地址输入装置1输入的地址指定的列或行方向从子块组3的至少一部分读取数据。刷新装置2刷新与由读取装置5读出的子块组正交的行或列方向上的子块组的至少一部分。数据恢复装置4参考来自另一个块和奇偶校验块的数据，恢复来自作为刷新和读取对象的子块的数据。

2. 发明公开

KR1020030010460A 반도체 집적 회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR1020030010460A
公开(公告)日：2003-02-05
申请号：KR1020020005050
申请日：2002-01-29
申请人： 후지쯔 가부시끼가이샤
发明人： 야기시타요시마사
IPC分类号： G11C11/407
CPC分类号： G11C7/109 , G11C7/1078 , G11C7/1087 , G11C7/22 , G11C8/06 , G11C8/18 , G11C11/4076 , G11C11/4093 , G11C2207/2227
摘要： PURPOSE: To reduce a standby current of a semiconductor integrated circuit operated synchronizing with a clock signal. CONSTITUTION: A control circuit receives a plurality of control signal synchronizing with a clock signal, and generates a timing signal in accordance with combination of these control signals. A delay circuit delays an input signal received with asynchronism with a clock signal by the prescribed time. A receiving circuit receives an input signal delayed by the delay circuit synchronizing with no clock signal but a timing signal. That is, The receiving circuit is operated with asynchronism with a clock signal, receives only an input signal required for a semiconductor integrated circuit. Thereby, frequency of operation of the receiving circuit is reduced, power consumption can be reduced. As the number of circuits operated synchronizing with a clock signal can be decreased, a standby current can be reduced. Even if a frequency of a clock signal is increased, increment of a standby current is gentle.
摘要翻译：目的：降低与时钟信号同步工作的半导体集成电路的待机电流。构成：控制电路接收与时钟信号同步的多个控制信号，并根据这些控制信号的组合产生定时信号。延迟电路将与时钟信号异步接收的输入信号延迟预定时间。接收电路接收由延迟电路延迟的输入信号，与时钟信号不同时，同步定时信号。也就是说，接收电路与时钟信号不同步地操作，仅接收半导体集成电路所需的输入信号。从而，接收电路的工作频率降低，能够降低功耗。随着与时钟信号同步工作的电路的数量可以减少，可以减少待机电流。即使时钟信号的频率增加，待机电流的增加也是平缓的。

3. 发明公开

KR1020020077021A 반도체 기억 장치 有权
标题翻译：半导体存储器
公开(公告)号：KR1020020077021A
公开(公告)日：2002-10-11
申请号：KR1020010072248
申请日：2001-11-20
申请人： 후지쯔 가부시끼가이샤
发明人： 야기시타요시마사 , 우치다도시야
IPC分类号： G11C11/401
CPC分类号： G11C11/406 , G11C7/1006 , G11C11/4096 , G11C2211/4062
摘要： PURPOSE: To provide a semiconductor memory which can be operated even during refreshing operation and of which power consumption is low. CONSTITUTION: An address input means 1 receives an input of an address. A read-out means 5 reads out data from at least one part of a sub-block group 3 of a column or row direction specified by an inputted address through the address input means 1. A refresh-means 2 refreshes at least one part of the sub-block group of row or column direction intersecting orthogonally with the sub-block group being an object of read-out of the read-out means 5. A data restoring means 4 restores data from a sub-block being object of both of refreshing and read-out referring to data from other block and a parity block.
摘要翻译：目的：提供半导体存储器，其即使在刷新操作期间也能够操作，并且功率消耗低。构成：地址输入装置1接收地址的输入。读出装置5通过地址输入装置1从由输入的地址指定的列或行方向的子块组3的至少一部分中读出数据。刷新装置2刷新至少一部分与子块组正交相交的行或列方向的子块组是读出装置5的读出对象。数据恢复装置4恢复来自作为读出装置5的对象的子块的数据参考来自其他块和奇偶校验块的数据的刷新和读出。

4. 发明授权

KR100806161B1 반도체 메모리 失效
公开(公告)号：KR100806161B1
公开(公告)日：2008-02-22
申请号：KR1020070121113
申请日：2007-11-26
申请人： 후지쯔 가부시끼가이샤
发明人： 야마구치슈사쿠 , 우치다도시야 , 야기시타요시마사 , 반도요시히데 , 야다마사히로 , 오꾸다마사키 , 고바야시히로유키 , 하라고타 , 후지오카신야 , 후지에다와이치로
IPC分类号： G11C11/401 , G11C11/402
CPC分类号： G11C7/1006 , G11C8/12 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4087 , G11C2211/4061 , G11C2211/4062
摘要： 복수의 제1 메모리 블록들과 이 제1 메모리 블록들의 데이터를 재생성하기 위한 제2 메모리 블록이 형성된다. 판독 커맨드와 리프레시 커맨드가 서로 충돌할 때, 판독 제어 회로는 리프레시 커맨드에 따라 제1 메모리 블록을 액세스하고, 제2 메모리 블록을 사용하여 판독 데이터를 재생성한다. 기록 커맨드와 리프레시 커맨드가 서로 충돌할 때, 기록 제어 회로는 커맨드의 수신 순서에 따라 메모리 블록에 대한 동작을 수행한다. 따라서, 사용자들에게 인식되지 않고 리프레시 동작을 수행하는 것이 가능하다. 즉, 사용자에게 친숙한 반도체 메모리가 제공될 수 있다.
리프레시, 판독, 기록, 반도체 메모리, DRAM, SRAM

5. 发明授权

KR100649059B1 반도체 집적 회로 有权
标题翻译：半导体集成电路
公开(公告)号：KR100649059B1
公开(公告)日：2006-11-24
申请号：KR1020000085409
申请日：2000-12-29
申请人： 후지쯔 가부시끼가이샤
发明人： 야기시타요시마사
IPC分类号： G11C11/408
CPC分类号： G11C7/109 , G11C8/06 , G11C11/4082
摘要： 본 발명은 반도체 기억 장치에 관한 것으로, 특히, 메모리 셀을 갖는 반도체 기억 장치에서의 어드레스 신호의 래치 기술에 관한 것으로서, 어드레스 등의 신호를 고속으로 확실하게 래치하는 것을 목적으로 한다.
서로 귀환되는 2개의 반전 회로를 갖는 래치 회로와, 전원 접속 회로를 구비하고 있다. 전원 접속 회로는 복수의 선택 신호 중 어느 하나가 활성화되어 선택 신호에 각각 대응하는 복수의 입력 신호 중 어느 하나를 선택한다. 전원 접속 회로는 선택된 입력 신호에 따라 래치 회로의 반전 회로의 한 쪽에만 전원을 접속한다. 래치 회로는 한 쪽 반전 회로만이 활성화됨으로서 강제적으로 불균형하게 되고, 선택 신호에 의해 선택된 입력 신호에 따른 값을 래치한다. 래치 회로의 값은 선택 신호가 활성화되었을 때 공급된 입력 신호에 의해 정해지기 때문에, 선택 신호에 대한 입력 신호의 확정 기간이 최소한으로 된다.

6. 发明公开

KR1020020077026A 반도체 기억 장치 有权
标题翻译：半导体存储器
公开(公告)号：KR1020020077026A
公开(公告)日：2002-10-11
申请号：KR1020010076068
申请日：2001-12-04
申请人： 후지쯔 가부시끼가이샤
发明人： 야기시타요시마사 , 우치다도시야
IPC分类号： G11C29/00
CPC分类号： G11C29/80 , G11C29/848
摘要： PURPOSE: To reduce occurrence of wiring penalty of a semiconductor memory. CONSTITUTION: An address input circuit 30 receives an input of an address signal. A drive circuit 31 drives a memory array in accordance with an address signal. A signal line 32 connects the address input circuit 30 to the drive circuit 31. A redundancy circuit 33 is arranged near the drive circuit 31, and replaces a defective line existing in the memory array by the other line including a redundancy line. A supply circuit 35 supplies information stored in a defective line information storing circuit 34 to the redundancy circuit 33 through the signal line 32. By using such constitution, an address signal and a defective line information can be transmitted by the common signal line 32, the number of wirings can be reduced and occurrence of wiring penalty can be reduced.
摘要翻译：目的：减少半导体存储器的接线损耗。构成：地址输入电路30接收地址信号的输入。驱动电路31根据地址信号驱动存储器阵列。信号线32将地址输入电路30连接到驱动电路31.冗余电路33布置在驱动电路31的附近，并且通过包括冗余线的另一条线代替存储在阵列中的有缺陷的线。供给电路35通过信号线32将存储在缺陷行信息存储电路34中的信息提供给冗余电路33.通过使用这种结构，地址信号和缺陷行信息可以由公共信号线32发送，可以减少布线数量，并且可以减少接线损坏的发生。

7. 发明授权

KR100757760B1 반도체 기억 장치 有权
标题翻译：半导体存储设备
公开(公告)号：KR100757760B1
公开(公告)日：2007-09-12
申请号：KR1020010076068
申请日：2001-12-04
申请人： 후지쯔 가부시끼가이샤
发明人： 야기시타요시마사 , 우치다도시야
IPC分类号： G11C29/00
CPC分类号： G11C29/80 , G11C29/848
摘要： 본 발명은 반도체 기억 장치의 배선 페널티(penalty)의 발생을 감소시킨다.
어드레스 입력 회로(30)는 어드레스 신호의 입력을 수신한다. 구동 회로(31)는 어드레스 신호에 따라서 메모리 어레이를 구동한다. 신호선(32)은 어드레스 입력 회로(30)와 구동 회로(31)를 연결한다. 용장 회로(33)는 구동 회로(31)의 근방에 배치되어, 메모리 어레이에 존재하는 불량 라인을 용장 라인을 포함하는 다른 라인으로 치환한다. 공급 회로(35)는 불량 라인을 나타내는 정보를 저장하는 불량 라인 정보 저장 회로(34)와 불량 라인 정보 저장 회로(34)에 저장되어 있는 정보를 신호선(32)을 통해 용장 회로(33)에 공급한다. 이러한 구성에 의해, 어드레스 신호와 불량 라인 정보를 공통의 신호선(32)에 의해서 전송하는 것이 가능하게 되어, 배선수를 감소시켜, 배선 패널티의 발생을 감소시킬 수 있다.
반도체 장치, 불량 라인, 용장 라인, 용장 회로
摘要翻译：本发明减少了半导体存储器件中布线损害的发生。

8. 发明授权

KR100617334B1 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치 有权
标题翻译：用于操作半导体存储器件和半导体存储器件的方法
公开(公告)号：KR100617334B1
公开(公告)日：2006-08-31
申请号：KR1020000024083
申请日：2000-05-04
申请人： 후지쯔 가부시끼가이샤
发明人： 스즈키다카아키 , 우치다도시야 , 사토고토쿠 , 야기시타요시마사
IPC分类号： G11C11/4063
CPC分类号： G11C11/406 , G11C5/066 , G11C11/40603 , G11C11/40611
摘要： 소정의 단자에 공급된 신호를 커맨드로서 복수회에 취입하고, 매회마다 커맨드에 기초하여 동작 모드수를 순차적으로 압축하며, 이와 같이 압축된 동작 모드에 따라 내부 회로를 제어한다. 동작 모드를 결정하는 데 필요한 정보를 복수회에 취입함으로써, 커맨드를 입력하는데 필요한 단자수를 줄일 수 있다. 특히, 전용 단자에 커맨드를 입력하는 경우, 입력 패드, 입력 회로 등이 더 이상 필요하지 않게 되어 칩 크기가 감소된다. 이와 같이 칩 크기의 저감은 패키지 크기에 제약을 주게 되는 단자수를 저감함으로써 달성된다. 복수의 취입 회로를 갖는 커맨드 제어 회로가 포함된다. 각 취입 회로는 복수회에 공급된 신호를 각각 취입한다. 즉, 신호 공급의 타이밍에 따라서, 상이한 취입 회로가 각각 동작되고 내부 회로가 제어된다. 따라서, 커맨드 제어 회로는 복잡한 커맨드 조합을 갖는 반도체 메모리 장치에서도 용이하게 설계될 수 있다. 그 결과, 설계의 검증을 용이하게 할 수 있다.

9. 发明公开

KR1020030012812A 반도체 메모리 失效
标题翻译：半导体存储器
公开(公告)号：KR1020030012812A
公开(公告)日：2003-02-12
申请号：KR1020020020375
申请日：2002-04-15
申请人： 후지쯔 가부시끼가이샤
发明人： 야마구치슈사쿠 , 우치다도시야 , 야기시타요시마사 , 반도요시히데 , 야다마사히로 , 오꾸다마사키 , 고바야시히로유키 , 하라고타 , 후지오카신야 , 후지에다와이치로
IPC分类号： G11C11/401
CPC分类号： G11C7/1006 , G11C8/12 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C11/4087 , G11C2211/4061 , G11C2211/4062
摘要： PURPOSE: A semiconductor memory is provided to have both large capacity of a DRAM and usability of an SRAM as well as promptly to respond to a request for read operation from the exterior of the memory. CONSTITUTION: A semiconductor memory includes nine data input/output terminals(DQ0 to DQ8). According to the present invention, nine memory blocks(BLKDQ0 to BLKDQ8) and a memory block BLKP for storing a parity bit of 9-bit write data(DQ0 to DQ8) are formed corresponding to the data input/output terminals(DQ0 to DQ8), respectively. Namely, the write data(DQ0 to DQ8) and the parity bit constitute one code word. One refresh operation is performed in any of the memory blocks (BLKDQ0 to BLKDQ8 and BLKP). The read operation cannot be performed due to the refresh operation in only one memory block, out of one code word. Therefore, the read data of the memory block performing the refresh operation is easily reproduced only by the memory blocks except for the memory block performing the refresh operation.
摘要翻译：目的：提供半导体存储器以具有DRAM的大容量和SRAM的可用性，并且及时响应来自存储器外部的读取操作的请求。构成：半导体存储器包括9个数据输入/输出端子（DQ0至DQ8）。根据本发明，对应于数据输入/输出端（DQ0至DQ8）形成9个存储块（BLKDQ0至BLKDQ8）和用于存储9位写数据（DQ0至DQ8）的奇偶校验位的存储块BLKP，，分别。即，写入数据（DQ0〜DQ8）和奇偶校验位构成一个代码字。在任何存储器块（BLKDQ0至BLKDQ8和BLKP）中执行一次刷新操作。由于在一个代码字中的仅一个存储器块中的刷新操作，不能执行读取操作。因此，只有执行刷新操作的存储块之外的存储块才容易地再现执行刷新操作的存储块的读取数据。

10. 发明授权

KR100344884B1 반도체장치 失效
公开(公告)号：KR100344884B1
公开(公告)日：2002-10-25
申请号：KR1019980057597
申请日：1998-12-23
申请人： 후지쯔 가부시끼가이샤
发明人： 우치다도시야 , 야기시타요시마사
IPC分类号： G11C5/14
摘要： 본 발명은 2개의 다른 전원 회로를 가지며, 한쪽 전원 회로의 레벨 저하에 의해 전압 변환 회로의 전단의 출력이 저하되어도 정상적인 동작이 행해지는 반도체 장치를 실현하는 것을 목적으로 한다.
제1 전원 전압 VII를 발생하는 제1 전원 회로(11)와, 제1 전원 전압보다 높은 제2 전원 전압 VPP를 발생하는 제2 전원 회로(12)와, 제2 전원 전압을 검출하는 제2 전원 레벨 검출 회로(23)를 구비하고, 제1 전원 회로(11)는 제2 전원 레벨 검출 회로(23)의 검출 결과에 따라 제1 전원 전압 VII를 변화시킨다.

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