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1. 发明授权

KR101354457B1 샘플앤홀드 증폭기가 없는 파이프라인 아날로그―디지털 변환기용 클럭신호생성기 有权
标题翻译：时钟发生器，用于无流水线模数转换器
公开(公告)号：KR101354457B1
公开(公告)日：2014-01-28
申请号：KR1020120083405
申请日：2012-07-30
申请人： 한국과학기술원
发明人： 류승탁 , 오길근
IPC分类号： H03K5/13 , H03M1/12
CPC分类号： H03M1/64 , H03K5/131 , H03M1/0624 , H03M1/124 , H03M1/14 , H03M2201/2372 , H03M2201/75
摘要： A clock signal generator for pipelined analog-to-digital converter having no sample and hold amplifier (SHA) is disclosed. The clock signal generator used in an SHA-less pipelined analog-to-digital convertor (ADC) comprises: a phase detector for receiving an external clock signal inputted from the outside and a delay clock signal generated by delaying the external clock signal to detect and output phase difference; a charge pump circuit unit for receiving output outputted from the phase detector to generate control voltage corresponding to the phase difference; a delay circuit for receiving the control voltage generated by the charge pump circuit unit and delaying the external clock signal inputted as a delay value corresponding to the control voltage to generate the delay clock signal and feeding back the delay clock signal to the phase detector; and a non-overlapping clock generator for receiving the delay clock signal and the external clock signal to generate a required clock signal. According to an embodiment of the present invention, a sampling time can be directly synchronized with the external clock signal to reduce errors. [Reference numerals] (401) Phase detector; (402) Charge pump; (403) Delay cell; (404) Non-overlapping clock generator; (AA) External clock signal; (BB) Reference current; (CC) Output of the phase detector; (DD) Control voltage; (EE) Delayed clock
摘要翻译：公开了一种没有采样和保持放大器（SHA）的流水线模数转换器的时钟信号发生器。在无SHA流水线模数转换器（ADC）中使用的时钟信号发生器包括：相位检测器，用于接收从外部输入的外部时钟信号和延迟时钟信号，延迟外部时钟信号以检测和输出相位差; 电荷泵电路单元，用于接收从相位检测器输出的输出，以产生对应于相位差的控制电压; 延迟电路，用于接收由电荷泵电路单元产生的控制电压，并延迟作为对应于控制电压的延迟值输入的外部时钟信号，以产生延迟时钟信号，并将延迟时钟信号反馈给相位检测器; 以及不重叠的时钟发生器，用于接收延迟时钟信号和外部时钟信号以产生所需的时钟信号。根据本发明的实施例，采样时间可以与外部时钟信号直接同步，以减少误差。（附图标记）（401）相位检测器; （402）电荷泵; （403）延迟单元; （404）非重叠时钟发生器; （AA）外部时钟信号; （BB）参考电流; （CC）相位检测器的输出; （DD）控制电压; （EE）延迟时钟

2. 发明授权

KR101364987B1 아날로그 입력신호 범위 확장을 통한 데이터 변환이 가능한 파이프라인 아날로그-디지털 변환기 有权
标题翻译：管道模数转换器
公开(公告)号：KR101364987B1
公开(公告)日：2014-02-21
申请号：KR1020120067091
申请日：2012-06-22
申请人： 한국과학기술원
发明人： 류승탁 , 오길근
IPC分类号： H03M1/12
摘要： 본 발명은 파이프라인 아날로그-디지털 변환기(ADC)에 있어서, 아날로그 입력신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하는 N(N은 자연수)개의 서브모듈을 포함하고, 상기 서브모듈 중 일부는 상기 디지털 변환을 수행한 이후의 잔류전압을 상기 아날로그 입력신호의 진폭 범위보다 큰 범위로 증폭하여 다음 서브모듈로 전달하는 ADC 모듈; 상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하는 것을 특징으로 하는 파이프라인 ADC를 제공한다.

3. 发明公开

KR1020140000365A 아날로그 입력신호 범위 확장을 통한 데이터 변환이 가능한 파이프라인 아날로그-디지털 변환기 有权
标题翻译：管道模拟数字转换器
公开(公告)号：KR1020140000365A
公开(公告)日：2014-01-03
申请号：KR1020120067091
申请日：2012-06-22
申请人： 한국과학기술원
发明人： 류승탁 , 오길근
IPC分类号： H03M1/12
CPC分类号： H03M1/361 , H03M1/002 , H03M1/127 , H03M1/129 , H03M1/14 , H03M2201/2216 , H03M2201/62 , H03M2201/76
摘要： The present invention relates to a pipeline analog to digital converter (ADC) comprising: an ADC module including N (N is natural number) sub modules discriminating analog input signals according to signal size intervals and performing digital conversion, and making some of the sub modules amplify a residual voltage to a range larger than an amplitude range of the analog input signals and transfer the amplified voltage to the next sub module; a clock signal generator for providing clock signals for the digital conversion to the N ADC modules; and a digital correction circuit for receiving the digital signal from the N ADC modules, correcting the received digital signal, and outputting the digital signal with M (M is natural number) bits.
摘要翻译：本发明涉及一种流水线模数转换器（ADC），包括：包括N（N为自然数）子模块的ADC模块，根据信号尺寸间隔区分模拟输入信号并执行数字转换，并使一些子模块将残余电压放大到大于模拟输入信号的幅度范围的范围，并将放大的电压传送到下一个子模块; 时钟信号发生器，用于向N个ADC模块提供数字转换的时钟信号; 以及数字校正电路，用于从N个ADC模块接收数字信号，校正接收到的数字信号，并以M（M为自然数）位输出数字信号。

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