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1. 发明公开

KR1020150099953A 태그 매칭 장치 및 이를 포함하는 태그 매칭 시스템 有权
标题翻译：标签匹配设备和标签匹配系统，包括它们
公开(公告)号：KR1020150099953A
公开(公告)日：2015-09-02
申请号：KR1020140021143
申请日：2014-02-24
申请人： 한국과학기술원
发明人： 박인철 , 공병용 , 조지혁 , 차소영 , 정혜원 , 황미나 , 김봉진
IPC分类号： G06F11/10 , G06F12/08
CPC分类号： G06F11/10 , G06F12/08
摘要： 태그 매칭 장치는 데이터 비교부 및 패리티 비교부를 포함한다. 데이터 비교부는 태그 데이터 및 수신 코드 워드에 포함되는 수신 데이터에 기초하여 태그 데이터와 수신 데이터의 일치 여부를 결정하는 비교 데이터 결과를 출력한다. 패리티 비교부는 태그 데이터를 인코딩하여 태그 패리티 데이터를 생성하고, 태그 패리티 데이터 및 수신 코드 워드에 포함되는 수신 패리티 데이터에 기초하여 태그 패리티 데이터와 수신 패리티 데이터의 일치 여부를 결정하는 비교 패리티 결과를 출력한다. 본 발명의 실시예들에 따른 태그 매칭 장치를 사용하는 경우, 태그 패리티 데이터를 생성하는 동작과 태그 데이터와 수신 데이터를 비교하는 동작을 동시에 병렬적으로 수행하기 때문에 태그 매칭 연산을 수행하는 시간이 감소할 수 있다.
摘要翻译：标签匹配装置包括数据比较单元和奇偶校验比较单元。数据比较单元输出基于标签数据和包含在接收到的代码字中的接收数据来确定标签数据和接收数据是否匹配的比较数据结果。奇偶校验比较单元通过对标签数据进行编码来生成标签奇偶校验数据，并且输出比较奇偶校验结果，其基于标签奇偶校验数据和包括在接收到的代码字中的接收奇偶校验数据，确定标签奇偶校验数据和接收的奇偶校验数据是否匹配当使用根据本发明的实施例的标签匹配装置时，并行地同时执行产生标签奇偶校验数据的动作和比较标签数据和接收数据的动作，从而减少执行标签匹配操作的时间。

2. 发明公开

KR1020150095380A 명령어 캐시의 구동 방법, 이를 이용하는 명령어 캐시 및 이를 포함하는 데이터 처리 장치 有权
标题翻译：操作指令高速缓存的方法，使用该缓存的指令高速缓存和包括其中的数据处理设备
公开(公告)号：KR1020150095380A
公开(公告)日：2015-08-21
申请号：KR1020140016621
申请日：2014-02-13
申请人： 한국과학기술원
发明人： 박인철 , 김봉진 , 공병용
IPC分类号： G06F9/06 , G06F9/38 , G06F12/08
CPC分类号： G06F9/06
摘要： 복수의 라인들을 포함하며 라인 단위로 명령어들을 출력하는 명령어 캐시의 구동 방법에서는, 복수의 라인들 중에서 제1 라인에 저장된 제1 명령어 그룹을 출력한다. 제1 명령어 그룹이 분기 명령어를 포함하는 경우에, 분기 명령어에 상응하는 목표 명령어(가 저장된 제2 라인의 일부 및 제2 라인과 인접하는 제3 라인의 일부에 저장된 제2 명령어 그룹을 출력한다. 제1 명령어 그룹은 연속적인 제1 명령어들을 포함하고, 제2 명령어 그룹은 목표 명령어부터 시작하는 연속적인 제2 명령어들을 포함하며, 제2 명령어 그룹의 크기는 복수의 라인들 중에서 하나의 라인의 크기에 상응한다.
摘要翻译：一种用于驱动包括多行并且以行单位输出命令的命令高速缓存的方法，包括以下步骤：输出存储在行中的第一行的第一命令组; 以及当所述第一命令组包括所述分支命令时，输出存储在与第二行相邻的第三行的一部分中的第二命令组和存储与分支命令相对应的目标命令的目标命令或第二行的一部分。第一个命令组包括连续的第一个命令。第二个命令组包括从目标命令开始的连续的第二个命令。第二个命令组的大小对应于其中一行的大小。

3. 发明授权

KR101512361B1 연접 비씨에이치 디코더 및 연접 비씨에이치 디코딩 방법 有权
标题翻译：已解决的BCH解码器和已编译的BCH解码方法
公开(公告)号：KR101512361B1
公开(公告)日：2015-04-15
申请号：KR1020130123428
申请日：2013-10-16
申请人： 한국과학기술원
发明人： 박인철 , 이영주 , 유호영 , 정재환 , 조지혁
IPC分类号： H03M13/15
CPC分类号： H03M13/1545 , H03M13/6502 , H03M13/6561 , H04L1/0053
摘要： 연접비씨에이치디코더가개시된다. 연접비씨에이치디코더는신드롬갱신부, 키방정식풀이부, 에러위치검색부및 에러정정부를포함한다. 신드롬갱신부는에러워드및 페이지메모리로부터전달받은연접비씨에이치코드워드에기초하여병렬적으로복수의 2차원신드롬들을갱신한다. 키방정식풀이부는갱신된 2차원신드롬들에기초하여에러위치다항식을생성한다. 에러위치검색부는에러위치다항식에기초하여에러워드를생성한다. 에러정정부는에러워드에기초하여페이지메모리상의연접비씨에이치코드워드를정정한다.
摘要翻译：公开了一种级联的BCH解码器。级联BCH解码器包括综合征更新单元，密钥方程求解单元，错误位置搜索单元和纠错单元。综合征更新单元基于从错误字和页面存储器传送的级联的BCH码字并行地更新多个二维综合征。关键方程求解单元基于更新的二维综合征产生误差位置多项式。错误位置搜索单元基于错误位置多项式创建错误字。错误校正单元基于错误字校正页面存储器上的级联的BCH码字。

4. 发明公开

KR1020140075188A 연접 비씨에이치 인코딩 회로, 이를 포함하는 스토리지 디바이스 및 스토리지 시스템 有权
标题翻译：定制的BCH编码电路，存储设备和包括其的存储系统
公开(公告)号：KR1020140075188A
公开(公告)日：2014-06-19
申请号：KR1020120143289
申请日：2012-12-11
申请人： 한국과학기술원
发明人： 박인철 , 이영주 , 유호영 , 정재환 , 조지혁
IPC分类号： G11C29/42 , H03M13/00
摘要： A concatenated BCH encoding circuit includes a row encoder, a column encoder, and a parity FIFO buffer. The lower encoder performs first encoding in a row direction with respect to a plurality of data blocks forming one page and generates firs parities in parallel. The column encoder performs second encoding for each data block during the first encoding for the data blocks and generates partial parities in a column direction. The parity FIFO buffer stores the partial parities. The column encoder performs the second encoding in the column direction with respect to the data blocks by one read-out for the data blocks using the partial parities stored in the parity FIFO buffer and generates second parities.
摘要翻译：级联的BCH编码电路包括行编码器，列编码器和奇偶校验FIFO缓冲器。下编码器相对于形成一页的多个数据块在行方向上执行第一编码，并且并行地生成最小奇偶校验。列编码器在数据块的第一编码期间对每个数据块执行第二编码，并在列方向上生成部分奇偶校验。奇偶校验FIFO缓冲器存储部分奇偶校验。列编码器使用存储在奇偶校验FIFO缓冲器中的部分奇偶校验，对于数据块对数据块执行对列数据方向的第二编码，并产生第二奇偶校验。

5. 发明授权

KR101356541B1 멀티 코어 프로세서, 이를 포함하는 멀티 코어 시스템, 전자 장치 및 멀티 코어 프로세서의 캐시 공유 방법 有权
标题翻译：多核处理器，包括其的多核系统和电子设备以及在多核处理器中共享高速缓存的方法
公开(公告)号：KR101356541B1
公开(公告)日：2014-01-29
申请号：KR1020120002394
申请日：2012-01-09
申请人： 한국과학기술원
发明人： 박인철 , 김봉진 , 송진욱
IPC分类号： G06F15/80 , G06F9/46
摘要： 멀티 코어 프로세서는 하나의 명령어 캐시(cache) 및 복수의 코어들을 포함한다. 하나의 명령어 캐시는 명령어(instruction)를 저장한다. 복수의 코어들은 하나의 명령어 캐시를 공유한다. 복수의 코어들 각각은 명령어 캐시로부터 연속되는 주소들에 상응하는 복수의 명령어들을 동시에 수신하여 복수의 명령어들 각각에 상응하는 동작을 순차적으로 수행한다. 멀티 코어 프로세서는 사이즈를 줄일 수 있고 동작 속도를 증가시킬 수 있다.

6. 发明授权

KR101268363B1 임베디드 프로세서 및 이를 포함하는 시스템 有权
标题翻译：嵌入式处理器和系统，包括它们
公开(公告)号：KR101268363B1
公开(公告)日：2013-05-28
申请号：KR1020120003461
申请日：2012-01-11
申请人： 한국과학기술원
发明人： 박인철 , 공병용 , 김봉진 , 송진욱 , 유인재
IPC分类号： G06F11/10 , G06F9/06 , B60R16/02
摘要： PURPOSE: An embedded processor and a system including the same are provided to let a register file of a core unit include a Hamming encoder and a Hamming decoder, thereby improving error resilience. CONSTITUTION: A first memory shell module(350) is provided from an instruction memory. The first memory shell module performs error correction of a first parity data and a first data of multiple bits. A core unit(300) includes a register file for storing instructions from the first data. A second memory shell module(360) performs error correction of a second parity data and a second data of multiple bits. The second parity data is provided from a data memory.
摘要翻译：目的：提供一种嵌入式处理器及其系统，使核心单元的寄存器文件包括汉明编码器和汉明解码器，从而提高了错误恢复能力。构成：从指令存储器提供第一存储器壳模块（350）。第一存储器壳模块执行第一奇偶校验数据和多位的第一数据的纠错。核心单元（300）包括用于存储来自第一数据的指令的寄存器文件。第二存储器壳模块（360）执行第二奇偶校验数据和多位的第二数据的纠错。从数据存储器提供第二奇偶校验数据。

7. 发明授权

KR101154923B1 비씨에이치 디코더, 이를 포함하는 메모리 시스템 및 비씨에이치 디코딩 방법 失效
标题翻译： BCH解码器，具有相同的存储器系统和BCHBCH解码方法
公开(公告)号：KR101154923B1
公开(公告)日：2012-06-14
申请号：KR1020100125568
申请日：2010-12-09
申请人： 한국과학기술원
发明人： 박인철 , 이영주 , 유호영
IPC分类号： G11C8/10 , G11C29/42 , G11C29/52
CPC分类号： G11C29/42 , G06F11/1072 , G11C11/5621 , G11C29/52 , H03M13/1545
摘要： PURPOSE: A BHC decoder, a memory system including the same, and a BHC decoding method are provided to reduce hardware complexity by applying BM algorithm in a KES block of a BCH decoder. CONSTITUTION: A syndrome computation block generates syndrome values from a received code word. A key-equation solver generates an error location polynomial based on the syndrome values. A key-equation solver(200) comprises a plurality of registers, a plurality of multiplexers(212), a plurality of adders(213), and a plurality of GF multiplexers(214). A Chien search block calculates an error location based on an error location polynomial. An error correction block outputs the corrected codeword by correcting the error of the code word.
摘要翻译：目的：提供BHC解码器，包括它的存储器系统和BHC解码方法，以通过在BCH解码器的KES块中应用BM算法来降低硬件复杂度。构成：校正子计算块从接收到的代码字生成校正子值。密钥方程求解器基于综合征值生成错误位置多项式。密钥方程解算器（200）包括多个寄存器，多个多路复用器（212），多个加法器（213）和多个GF复用器（214）。 Chien搜索块基于错误位置多项式计算错误位置。错误校正块通过校正码字的误差来输出校正后的码字。

8. 发明授权

KR101103818B1 메모리 관리 유닛 제어 장치, 이를 포함하는 멀티 코어 프로세서, 컴퓨터 시스템 및 메모리 관리 유닛 제어 방법 有权
标题翻译：用于控制存储器管理单元的装置，包括其的多核处理器和计算机系统以及控制存储器管理单元的方法
公开(公告)号：KR101103818B1
公开(公告)日：2012-01-06
申请号：KR1020100006031
申请日：2010-01-22
申请人： 한국과학기술원
发明人： 박인철 , 김봉진 , 김태환 , 김은찬
IPC分类号： G06F13/16 , G06F9/46 , G06F12/06 , G06F12/08
摘要： 메모리 관리 유닛 제어 장치는 복수의 참조 테이블들, 중재부 및 관리부를 포함한다. 복수의 참조 테이블들은 복수의 메모리 관리 유닛들에 각각 구비되는 변환 참조 버퍼들 각각에 대응되고, 중재부는 복수의 메모리 관리 유닛들로부터 복수의 가상 페이지 번호들을 수신하여 복수의 가상 페이지 번호들 중에서 선택된 가상 페이지 번호 및 선택된 가상 페이지 번호를 송신한 메모리 관리 유닛을 나타내는 제어 신호를 제공하고, 관리부는 선택된 가상 페이지 번호 및 제어 신호를 수신하여 제어 신호에 기초하여 복수의 참조 테이블들을 검색하고, 선택된 가상 페이지 번호에 대응하는 물리 페이지 번호를 중재부에 제공한다. 중재부는 관리부로부터 수신된 물리 페이지 번호를 제어 신호가 나타내는 메모리 관리 유닛으로 제공한다. 메모리 관리 유닛 제어 장치는 메모리 접근 속도를 향상시킬 수 있다.

9. 发明授权

KR101092929B1 일관성 관리 방법, 일관성 관리 회로, 이를 포함하는 캐시 장치 및 반도체 장치 失效
标题翻译：用于管理相关性，相关管理单元，高速缓存设备和包括其中的半导体器件的方法
公开(公告)号：KR101092929B1
公开(公告)日：2011-12-12
申请号：KR1020100011423
申请日：2010-02-08
申请人： 한국과학기술원
发明人： 박인철 , 김은찬 , 김봉진 , 김태환
IPC分类号： G06F12/08 , G06F12/00 , G06F9/28
摘要： 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 방법에서는, 복수의 캐시 라인들에 저장된 데이터 중 일부가 저장된 내부 저장공간을 제공한다. 복수의 코어들 중 하나로부터 요청 신호를 수신한다. 복수의 캐시 메모리의 캐시 라인들 중 요청 신호에 대응하는 요청된 데이터가 저장되어 있는 제1 캐시 라인이 존재하는지 여부 및 요청된 데이터가 내부 저장공간에 저장되어 있는지 여부에 기초하여, 요청 신호를 제공한 코어와 연결된 캐시 메모리 내의 제2 캐시 라인에 요청된 데이터를 제공한다.

10. 发明公开

KR1020100045042A 어드레스 생성 방법, 어드레스 생성 슬레이브 디바이스, 마스터 슬레이브 시스템 및 멀티 마스터 슬레이브 시스템 失效
标题翻译：地址生成方法，地址生成从设备，主从系统和多主主机系统
公开(公告)号：KR1020100045042A
公开(公告)日：2010-05-03
申请号：KR1020080104064
申请日：2008-10-23
申请人： 한국과학기술원
发明人： 박인철 , 유덕현 , 김지훈
IPC分类号： G06F13/16 , G06F13/36 , G06F13/34
摘要： PURPOSE: A method for generating an address, an address generation slave device, a master slave system and a multi master slave system thereof are provided to reduce address alteration on a bus circuit by creating an address for accessing a memory with a previous access address. CONSTITUTION: An address increase/decrease value register(620) outputs an address gradient value. An access address storage unit(630) outputs the first access address as a previous access address. An address operation unit(640) occurs a generation address with operation of an address gradient value about the previous access address. A multiplexer(650) selects one between a master transmission address and the generated address. The multiplexer outputs the second access address.
摘要翻译：目的：提供一种用于产生地址的方法，地址生成从设备，主从系统和多主从系统，以通过创建用于访问具有先前访问地址的存储器的地址来减少总线电路上的地址改变。构成：地址增减值寄存器（620）输出地址梯度值。访问地址存储单元（630）将第一访问地址作为先前访问地址输出。地址操作单元（640）产生具有关于先前访问地址的地址梯度值的生成地址。多路复用器（650）在主发送地址和生成的地址之间选择一个。多路复用器输出第二个访问地址。

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