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1. 发明授权

KR100321139B1 가변루프대역을가지는동기루프 失效
标题翻译：具有可变环路带宽的同步环路
公开(公告)号：KR100321139B1
公开(公告)日：2002-03-08
申请号：KR1019980052328
申请日：1998-12-01
申请人： 한국과학기술원
发明人： 김범섭
IPC分类号： H03L7/08
摘要： 가변 루프대역을 가지는 동기 루프가 개시된다. 가변 대역을 가지는 동기 루프는 기준신호와 내부신호 사이의 위상차에 대응하는 제1 및 제2 위상차 신호를 발생하는 위상 주파수 비교기; 제1 및 제2 위상차 신호의 펄스 폭과 주파수에 대응하여 전압 레벨이 제어되는 적응신호를 발생하는 적응 제어기; 제1 또는 제2 위상차 신호에 응답하여 전압 레벨이 상승 또는 하강하고, 적응 신호에 의하여 상승 또는 하강하는 전압 레벨의 폭이 제어되는 제어 신호를 발생하는 전하 펌프; 및 제어 신호의 전압 레벨에 의하여 주파수가 제어되며, 궁극적으로는 상기 내부신호를 발생하는 전압 제어 발진기를 구비한다. 본 발명의 동기 루프에 의하여, 동기화 동작 초기에는 루프대역이 크게 됨으로써 주파수 동기화 속도는 빨라지고, 또한 주파수 동기화를 수행한 이후에는 루프대역이 작아짐으로써 내부신호의 지터는 줄어든다.

2. 发明授权

KR100334057B1 혼합모드 적분기를 이용한 시그마-델타 아날로그-디지털 변환기 失效
标题翻译： - - 使用混合模式积分器的Sigma-Delta模数转换器
公开(公告)号：KR100334057B1
公开(公告)日：2002-04-26
申请号：KR1019990024402
申请日：1999-06-26
申请人： 한국과학기술원
发明人： 김범섭 , 김태훈
IPC分类号： H03M1/06
CPC分类号： H03M3/362 , H03M3/428 , H03M3/454
摘要： 본발명은혼합모드적분기를이용한시그마-델타아날로그-디지털변환기에관한것으로서, 특히아날로그회로의왜곡에의한급격한성능저하, 더욱이시그마-델타시그마델타변환기의내부구성요소인고차시그마-델타변조기에서발생할수 있는불안정의원인이되는적분기의포화 (saturation) 현상이나양자화기 (quantizer)의과부하 (overload) 현상을방지할수 있는아날로그적분기와디지털적분기가결합된형태의혼합모드적분기 (mixed-mode integrator)와, 과부하를미리판단하여적분기가요구하는동작시간을줄일수 있는과부하예측기를구현하고이를이용함으로써시그마-델타아날로그-디지털변환기의성능을향상시킨것이다. 본발명의혼합모드적분기를적용하면선형성이좋지않은멀티비트 DAC (Digital-to-Analog Converter)를사용하지않고멀티비트양자화구조가가능해지며, 특히혼합모드적분기는종래의아날로그적분기대신에제한없이사용할수 있어다른일반적인구조에도적용이가능하다. 또한본 발명의혼합모드적분기와과부하예측기를적용한구조는안정한고차시그마-델타변조기를얻을수 있으며과표본율을높이지않고고해상도를얻을수 있다.

3. 发明授权

KR100316742B1 단순 구조의 저전압/고주파 ＣＭＯＳ 전압 조절 발진기 失效
标题翻译： /用于低功率/高速应用的简单CMOS压控振荡器
公开(公告)号：KR100316742B1
公开(公告)日：2001-12-12
申请号：KR1019990001576
申请日：1999-01-20
申请人： 한국과학기술원
发明人： 이준서 , 김범섭
IPC分类号： H03L7/08
摘要： 본발명은주파수합성기(frequency synthesizer)나클럭신호복원(timing recovery)용위상잠금장치(phase-locked loop)에주로사용되는단순구조의저전압/고주파 CMOS 전압조절발진기(voltage-controlled oscillator)에관한것이다. 환형구조의전압제어발진기를구성하는기본셀에있어서, 상호교차결합된한쌍의 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의각 소스단자에드레인단자가각각연결되고신호입력단자인게이트단자로입력신호가인가되어신호출력단자인드레인단자로출력신호를내보내는인버터딜레이구조를이루는한쌍의 NMOS 트랜지스터, 동작주파수를조절하기위하여상기출력단자에각각의드레인단자가연결되고각각의게이트단자가바이어스되어외부제어전압에의해전류량이조절되는한쌍의 PMOS 트랜지스터를이용하여, 저전압/저전력을실현하는동시에광대역/고주파발진이가능하게된다.

4. 发明授权

KR100295159B1 메모리용저전력감지증폭기 有权
标题翻译：用于存储器的低功耗感应放大器
公开(公告)号：KR100295159B1
公开(公告)日：2001-07-12
申请号：KR1019980030406
申请日：1998-07-28
申请人： 한국과학기술원
发明人： 양정식 , 김범섭
IPC分类号： G11C7/06
摘要： 본 발명은 메모리 셀에 연결되어 있는 비트라인에 걸리는 미약한 전압신호를 감지하여 증폭한 후 출력하기 위해 비트라인 신호와 연결되어 있는 차동 증폭기와, 상기 차동 증폭기의 출력신호에 의해 동작하며 입력되는 데이터를 저장하는 랫취 증폭기를 구비하고 있는 감지 증폭기에 관한 것으로 특히, 상기 차동 증폭기에 구비되고 제어신호에 의해 온/오프 동작하며 온동작시 상기 차동 증폭기의 구동에 필요한 부하 저항의 성분을 제공하는 트랜지스터로 이루어진 바이어스 수단과, 상기 랫취 증폭기의 출력신호중 제 1 논리상태의 신호가 존재하는 경우 상기 바이어스 수단을 구성하는 트랜지스터를 오프시켜 상기 차동 증폭기의 구동을 오프시키는 차단 수단을 포함하는 것을 특징으로 하는 메모리용 저전력 감지 증폭기를 제공하여 고속의 비트라� �� 신호의 감지 증폭의 기능을 수행하면서도 불필요한 전력의 소비를 차단함으로써 저 전력화를 달성하는 효과가 있다.

5. 发明公开

KR1020000020152A 측대역 전치 필터쌍을 이용한 CAP 방식을 위한 심볼 타이밍복원 장치 失效
标题翻译：通过使用单面预制件对来恢复符号时序的设备
公开(公告)号：KR1020000020152A
公开(公告)日：2000-04-15
申请号：KR1019980038617
申请日：1998-09-18
申请人： 한국과학기술원
发明人： 김기현 , 송용철 , 김범섭
IPC分类号： H04L7/027
CPC分类号： H04L7/0278
摘要： PURPOSE: A device is provided to restore symbol timing through a digital signal process by obtaining timing information with a single-sided prefilter and a multiplier in a high speed communication system. CONSTITUTION: An analog/digital conversion part(10) converts a transmission signal applied from a voltage control generator(70) to a digital signal based on a sampling clock. A single-sided prefilter pair(20) includes a low-pass prefilter(21) for pre filtering the digital signal to output low-band symbol timing information and a high-pass prefilter(22) for pre filtering the digital signal to output high-band symbol timing information. A multiplier(30) outputs symbol timing information by multiplying the signals from the pre filters(21, 22). A band-pass filter(40) filters the symbol timing information for an exact symbol frequency. A first phase detector(50) detects a symbol timing phase from the bass-pass filter(40) and outputs digitized(sampling) values with respect to a sinewave having four-times higher frequency than the symbol frequency. A loop filter(60) applies the four-times higher frequency to the analog/digital conversion part(10) as a sampling clock. A second phase detector(80) outputs a data restoration block from the digital signal applied from the analog/digital conversion part(10).
摘要翻译：目的：通过在高速通信系统中通过单侧预过滤器和乘法器获得定时信息，提供一种通过数字信号处理来恢复符号定时的装置。构成：模拟/数字转换部件（10）基于采样时钟将从电压控制发生器（70）施加的发送信号转换为数字信号。单面预滤器对（20）包括用于对数字信号进行预滤波以输出低频带符号定时信息的低通预滤波器（21）和用于对数字信号进行预滤波以输出高电平的高通预滤波器（22）带符号定时信息。乘法器（30）通过将来自预滤波器（21,22）的信号相乘来输出符号定时信息。带通滤波器（40）对符号定时信息进行滤波以获得准确的符号频率。第一相位检测器（50）从低音滤波器（40）检测符号定时相位，并相对于比符号频率高四倍的正弦波输出数字化（采样）值。环路滤波器（60）将四倍高的频率作为采样时钟施加到模拟/数字转换部分（10）。第二相位检测器（80）从模拟/数字转换部件（10）施加的数字信号输出数据恢复块。

6. 发明公开

KR1020010092529A 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법 失效
标题翻译：用于校正振荡器的输出波形之间的相位差的磁性校正电路及其相关方法
公开(公告)号：KR1020010092529A
公开(公告)日：2001-10-26
申请号：KR1020000014526
申请日：2000-03-22
申请人： 한국과학기술원 , 에스케이텔레콤 주식회사
发明人： 김범섭 , 박찬홍
IPC分类号： H03L7/187
CPC分类号： H03L7/0893 , H03L7/095 , H03L7/0995 , H03L7/1974 , H03L2207/06
摘要： PURPOSE: A magnetic correction circuit for correcting a phase offset between output waveforms of a ring oscillator and a method for the same are provided to remove a phase offset between output waveforms generated by mismatch between each delay cell or signal paths. CONSTITUTION: A voltage control oscillator(10) controls a transition time of an output signal according to an input of a control voltage. A frequency demultiplier(20) demultiplies a frequency output from the voltage control oscillator to an output waveform with various phases. A phase frequency detector(30) compares a frequency and a phase of the demultiplied signal with a frequency and a phase of a system clock and outputs the compared result. A phase offset correction loop circuit receives the compared result from the phase frequency detector(30) to detect a phase offset between waveforms output from the voltage control oscillator(10) and generate a control voltage for controlling the detected phase offset. The phase offset correction loop circuit is composed of a charge pumping portion(40b), a switch(50), and AND gate devices(A1,A2).
摘要翻译：目的：提供用于校正环形振荡器的输出波形之间的相位偏移的磁校正电路及其方法，以消除由每个延迟单元或信号路径之间的失配产生的输出波形之间的相位偏移。构成：电压控制振荡器（10）根据控制电压的输入来控制输出信号的转换时间。分频器（20）将从压控振荡器输出的频率分解为具有各种相位的输出波形。相位频率检测器（30）将分频信号的频率和相位与系统时钟的频率和相位进行比较，并输出比较结果。相位偏移校正环电路接收来自相位频率检测器（30）的比较结果，以检测从压控振荡器（10）输出的波形之间的相位偏移，并产生用于控制检测到的相位偏移的控制电压。相位偏移校正环电路由电荷泵送部分（40b），开关（50）和与门装置（A1，A2）构成。

7. 发明公开

KR1020010003899A 혼합모드 적분기를 이용한 시그마-델타 아날로그-디지털 변환기 失效
标题翻译：使用混合模式集成器的SIGMA-DELTA模拟数字转换器
公开(公告)号：KR1020010003899A
公开(公告)日：2001-01-15
申请号：KR1019990024402
申请日：1999-06-26
申请人： 한국과학기술원
发明人： 김범섭 , 김태훈
IPC分类号： H03M1/06
CPC分类号： H03M3/362 , H03M3/428 , H03M3/454
摘要： PURPOSE: A converter is provided to achieve a high resolution of the converter without causing an instability to system. CONSTITUTION: A converter comprises an overload estimating unit having a sigma-delta modulator used for the converter so as to judge a saturation or overload of an analog integrator; a mixed-mode integrator constituted by a digital integrator including an analog integrator, a digital adder and a digital storing element, and which performs analog and digital integration to an output of the overload estimating unit; and a quantizing unit for analog-to-digital converting an output of the mixed-mode integrator, and outputting the result. The quantizing unit includes a 1-bit A/D converter for performing 1-bit A/D conversion to an output of the analog integrator and feeding back the result to the overload estimating unit; a 3-bit A/D converter for performing 3-bit A/D conversion to an output of the analog integrator; a digital adder for adding the output of the 3-bit A/D converter and the output of the digital integrator; and a digital adder for adding the output of the 1-bit A/D converter and the final output of the modulator, and feeding back the result to the overload estimating unit.
摘要翻译：目的：提供转换器以实现转换器的高分辨率，而不会导致系统不稳定。构成：A转换器包括具有用于转换器的Σ-Δ调制器的过载估计单元，以便判断模拟积分器的饱和或过载; 由包括模拟积分器，数字加法器和数字存储元件的数字积分器构成的并且对过载估计单元的输出进行模拟和数字积分的混合模式积分器; 以及量化单元，用于对混合模式积分器的输出进行模数转换，并输出结果。量化单元包括用于对模拟积分器的输出进行1位A / D转换并将结果反馈到过载估计单元的1位A / D转换器; 用于对模拟积分器的输出执行3位A / D转换的3位A / D转换器; 用于将3位A / D转换器的输出和数字积分器的输出相加的数字加法器; 以及数字加法器，用于将1位A / D转换器的输出和调制器的最终输出相加，并将结果反馈到过载估计单元。

8. 发明公开

KR1020000051246A 단순 구조의 저전압/고주파 ＣＭＯＳ 전압 조절 발진기 失效
标题翻译：简单结构低电压/高频CMOS电压控制振荡器
公开(公告)号：KR1020000051246A
公开(公告)日：2000-08-16
申请号：KR1019990001576
申请日：1999-01-20
申请人： 한국과학기술원
发明人： 이준서 , 김범섭
IPC分类号： H03L7/08
摘要： PURPOSE: A simple structure low voltage/high frequency CMOS voltage controlling oscillator is provided to be used for a frequency synthesizer or a phase-locked loop for timing recovery. CONSTITUTION: A simple low voltage/high frequency CMOS voltage controlled oscillator includes a pair of cross-coupled PMOS transistors(M1,M2,M3,M4). A drain terminal is connected to each source terminal of the PMOS transistors(M1,M2,M3,M4). A pair of NMOS transistors(Ma,Mb) adopting inverter delay structure that input signal is authorized through a gate terminal which is a signal input terminal and output signal is sent through a drain terminal which is a signal output terminal. Each drain terminal is connected to the output terminal to control operation frequency and each gate terminal is biased to control the amount of current by externally controlled voltage.
摘要翻译：目的：提供一种简单的结构低压/高频CMOS电压控制振荡器，用于频率合成器或定时恢复的锁相环。构成：简单的低压/高频CMOS压控振荡器包括一对交叉耦合PMOS晶体管（M1，M2，M3，M4）。漏极端子连接到PMOS晶体管（M1，M2，M3，M4）的每个源极端子。采用反相器延迟结构的一对NMOS晶体管（Ma，Mb）通过作为信号输入端的栅极端子和输出信号被授权，通过作为信号输出端子的漏极端子发送。每个漏极端子连接到输出端子以控制操作频率，并且每个栅极端子被偏置以通过外部控制的电压来控制电流量。

9. 发明公开

KR1020000009772A 메모리용저전력감지증폭기 有权
标题翻译：用于存储器的低功耗感测放大器
公开(公告)号：KR1020000009772A
公开(公告)日：2000-02-15
申请号：KR1019980030406
申请日：1998-07-28
申请人： 한국과학기술원
发明人： 양정식 , 김범섭
IPC分类号： G11C7/06
CPC分类号： H03K3/356139 , G11C7/065 , H03K3/012
摘要： PURPOSE: A memory sense amplifier is provided to save power consumption by outputting and passing a signal generated from a first terminal to a trip circuit after fully amplifying the signal. CONSTITUTION: The sense amplifier includes a differential amplifier for outputting a feeble voltage signal connected with a bit line coupled to a memory cell after sensing and amplifying the voltage signal and a latch amplifier for storing inputted data, wherein the differential amplifier is coupled to a bit line signal and the latch amplifier is operated by an output signal of the differential amplifier. A bias and a breaker are installed in the sense amplifier. The bias is composed of a transistor supplying a source of load resistance for driving the differential amplifier, and the breaker powers off the transistor to power off driving of the differential amplifier.
摘要翻译：目的：提供存储读出放大器，通过在完全放大信号之后，将从第一端子产生的信号输出到跳闸电路，从而节约功耗。构成：感测放大器包括：差分放大器，用于输出在检测和放大电压信号之后与耦合到存储器单元的位线连接的微弱电压信号;以及用于存储输入数据的锁存放大器，其中差分放大器耦合到位线路信号，并且锁存放大器由差分放大器的输出信号操作。偏置和断路器安装在读出放大器中。偏置由提供用于驱动差分放大器的负载电阻源的晶体管组成，并且断路器关闭晶体管以关断差分放大器的驱动。

10. 发明授权

KR100317679B1 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한자기 보정회로 및 방법 失效
标题翻译：用于校正环形振荡器输出波形之间的相位偏移的自校正电路和方法
公开(公告)号：KR100317679B1
公开(公告)日：2001-12-24
申请号：KR1020000014526
申请日：2000-03-22
申请人： 한국과학기술원 , 에스케이텔레콤 주식회사
发明人： 김범섭 , 박찬홍
IPC分类号： H03L7/187
摘要： 본 발명은 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 회로 및 그 방법에 관한 것으로,
위상 오프셋을 제어하기 위한 제어전압 입력에 따라 출력신호의 천이 시간을 조절하여 출력하는 전압제어발진기와; 상기 전압제어발진기의 출력 주파수를 동일 위상차를 가지는 여러 위상의 출력파형으로 소수 분주하여 출력하는 분주기와; 상기 분주된 신호의 주파수 및 위상을 시스템 클럭의 주파수 및 위상과 비교하고 그 비교결과를 출력하는 위상 주파수 검출수단을 적어도 포함하는 위상동기루프 회로와,
상기 위상 주파수 검출수단으로부터 비교결과를 입력받아 상기 전압제어발진기 출력파형간의 위상 오프셋을 검출하고 검출된 위상 오프셋을 제어하기 위한 제어전압을 발생하여 상기 전압제어발진기로 출력하는 위상 오프셋 보정루프회로로 구성함을 특징으로 하는 링 발진기 출력파형간의 위상 오프셋을 보정하기 위한 자기 보정회로로 구성되어 링 발진기 출력파형간의 위상 오프셋을 제거함을 특징으로 한다.

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