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1. 发明授权

KR101972206B1 구분적 비트 라인들을 갖는 메모리 어레이 有权
公开(公告)号：KR101972206B1
公开(公告)日：2019-04-24
申请号：KR1020160129853
申请日：2016-10-07
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오종지
IPC分类号： G11C11/412 , G11C11/417

2. 发明公开

KR1020170051225A 정적 랜덤 액세스 메모리 审中-实审
标题翻译：静态随机存取存储器
公开(公告)号：KR1020170051225A
公开(公告)日：2017-05-11
申请号：KR1020160128196
申请日：2016-10-05
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오종지
IPC分类号： H01L27/11 , H01L27/02 , G11C11/417 , H01L29/78
CPC分类号： H01L27/1104 , H01L27/0924 , H01L29/6681
摘要： SRAM 단위셀은제1 내지제4 핀구조물들을포함한다. 제1 Fin FET은제1 게이트전극과제1 핀구조물에의해형성된다. 제2 Fin FET은제2 게이트전극과제1 핀구조물에의해형성된다. 제3 Fin FET은제2 게이트전극과제3 핀구조물에의해형성된다. 제4 Fin FET은제3 게이트전극과제2 핀구조물에의해형성된다. 제5 Fin FET은제4 게이트전극과제2 핀구조물에의해형성된다. 제6 Fin FET은제4 게이트전극과제4 핀구조물에의해형성된다. 제1 더미핀 구조물은제2 Fin FET에인접하여위치하고, 제1 핀구조물에전기적으로연결된다. 제2 더미핀 구조물은제5 Fin FET에인접해있고, 제2 핀구조물에전기적으로연결된다.
摘要翻译： SRAM单元包括第一至第四引脚结构。第一FinFET由第一栅电极任务1-管脚结构形成。第二FinFET由第二栅电极任务1-管脚结构形成。第三FinFET由第二栅电极任务3针结构形成。第四FinFET由第三栅电极任务2针结构形成。第五FinFET由四引脚结构形成。第六FinFET由4引脚结构形成。第一虚设引脚结构位于与第二FinFET接触的位置并且电连接到第一鳍结构。第二虚设引脚结构与第五FinFET接触并电连接到第二鳍结构。

3. 发明授权

KR101908782B1 정적 랜덤 액세스 메모리 有权
公开(公告)号：KR101908782B1
公开(公告)日：2018-12-19
申请号：KR1020160128196
申请日：2016-10-05
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오종지
IPC分类号： H01L27/11 , H01L27/02 , G11C11/417 , H01L29/78
摘要： SRAM 단위 셀은 제1 내지 제4 핀 구조물들을 포함한다. 제1 Fin FET은 제1 게이트 전극과 제1 핀 구조물에 의해 형성된다. 제2 Fin FET은 제2 게이트 전극과 제1 핀 구조물에 의해 형성된다. 제3 Fin FET은 제2 게이트 전극과 제3 핀 구조물에 의해 형성된다. 제4 Fin FET은 제3 게이트 전극과 제2 핀 구조물에 의해 형성된다. 제5 Fin FET은 제4 게이트 전극과 제2 핀 구조물에 의해 형성된다. 제6 Fin FET은 제4 게이트 전극과 제4 핀 구조물에 의해 형성된다. 제1 더미 핀 구조물은 제2 Fin FET에 인접하여 위치하고, 제1 핀 구조물에 전기적으로 연결된다. 제2 더미 핀 구조물은 제5 Fin FET에 인접해 있고, 제2 핀 구조물에 전기적으로 연결된다.

4. 发明公开

KR1020170090982A 구분적 비트 라인들을 갖는 메모리 어레이 审中-实审
标题翻译：具有差分位线的存储器阵列
公开(公告)号：KR1020170090982A
公开(公告)日：2017-08-08
申请号：KR1020160129853
申请日：2016-10-07
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 리아오종지
IPC分类号： G11C11/412 , G11C11/417
CPC分类号： G11C11/419 , G11C7/02 , G11C7/065 , G11C7/18 , G11C11/412 , G11C2207/002 , G11C2207/005 , H01L28/00
摘要： 집적회로구조물은 SRAM 셀들의제1의복수의행들과복수의열들을갖는제1 서브어레이, 및 SRAM 셀들의제2의복수의행들과복수의열들을갖는제2 서브어레이를포함한 SRAM 어레이를포함한다. 제1 비트라인과제1 상보적비트라인은제1 서브어레이내의열에있는 SRAM 셀들의제1 및제2 패스게이트 MOS 디바이스들에연결된다. 제2 비트라인과제2 상보적비트라인은제2 서브어레이내의열에있는 SRAM 셀들의제1 및제2 패스게이트 MOS 디바이스들에연결된다. 제1 비트라인과제1 상보적비트라인은제2 비트라인및 제2 상보적비트라인으로부터연결해제되어있다. 감지증폭기회로가제1 비트라인, 제1 상보적비트라인, 제2 비트라인, 및제2 상보적비트라인에전기적으로결합되고, 이들을감지하도록구성된다.
摘要翻译：集成电路结构包括SRAM阵列包括具有第一子阵列的第二子阵列，和SRAM单元的行的第二衣物数量和多个具有SRAM单元的行的第一服饰号码和多个列的列的。第一位线任务1互补位线连接到所述第一mitje第二传输门的SRAM单元的MOS器件在所述第一子阵列中的列。第二位线任务2互补位线连接到所述第一mitje第二传输门的SRAM单元的MOS器件在所述第二子阵列中的列。第一位线任务1互补位线与第二位线和第二互补位线断开。读出放大器电路电耦合到并感测第一位线，第一互补位线，第二位线和第二互补位线。

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