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1. 发明授权

KR101142712B1 3-위상 및 극성 인코딩된 직렬 인터페이스 有权
标题翻译：三相和极性编码串行接口
公开(公告)号：KR101142712B1
公开(公告)日：2012-05-16
申请号：KR1020097020594
申请日：2008-02-29
申请人： 퀄컴 인코포레이티드
发明人： 윌리,조지에이.
IPC分类号： H04L5/20 , H04L5/04
CPC分类号： H04L25/4917 , H04L5/20 , H04L7/033 , H04L25/0272 , H04L25/0282 , H04L25/0294 , H04L25/0298 , H04L27/22
摘要： 본 발명은 고속 직렬 인터페이스에 관한 것이다. 일 양상에서, 상기 고속 직렬 인터페이스는 데이터 및 클럭 정보를 공동으로 인코딩하기 위한 3-위상 변조를 사용한다. 따라서, 인터페이스의 수신단에서의 디-스큐 회로에 대한 필요성이 제거되며, 링크 스타트-업 시간이 감소되고, 링크 효율 및 전력 소비가 향상된다. 일 실시예에서, 상기 고속 직렬 인터페이스는 데이터 및 클럭 정보에 대해 분리된 컨덕터들을 가지는 종래의 시스템들보다 적은 신호 컨덕터들을 사용한다. 다른 실시예에서, 상기 직렬 인터페이스는 수신단이 이전 전송 데이터 레이트를 알고 있지 않아도 데이터가 임의의 속도로 전송되도록 허용한다. 다른 양상에서, 상기 고속 직렬 인터페이스는 데이터 및 클럭 정보를 공동으로 인코딩하기 위한 극성 인코딩된 3-위상 변조를 사용한다. 이는 임의의 단일 보드 구간에서 전송될 2 이상의 비트를 허용함으로써 상기 직렬 인터페이스의 링크 용량을 추가적으로 증가시킨다.

2. 发明公开

KR1020060096161A 향상된 링크 동기화를 제공하는 고속 데이터 레이트인터페이스 无效
标题翻译：具有改进的链路同步的高数据速率接口
公开(公告)号：KR1020060096161A
公开(公告)日：2006-09-07
申请号：KR1020067012832
申请日：2004-11-24
申请人： 퀄컴 인코포레이티드
发明人： 앤더슨,존제임스 , 스틸,브라이언 , 윌리,조지에이. , 쉬크할,샤샨크
IPC分类号： H04L29/06 , H04L12/28 , H04L29/02
CPC分类号： H04L67/42 , H04L29/06027 , H04L65/1069 , H04L65/4069 , H04L65/80 , H04L69/18 , H04L69/22 , H04M1/72527 , Y02D70/122 , Y02D70/144 , Y02D70/26
摘要： A data Interface for transferring digital data between a host and a client over a communication path using packet structures linked together to form a communication protocol for communicating a pre-selected set of digital control and presentation data. The signal protocol is used by link controllers configured to generate, transmit, and receive packets forming the communications protocol, and to form digital data into one or more types of data packets, with at least one residing in the host device and being coupled to the client through the communications path. The interface provides a cost-effective, low power, bi-directional, high-speed data transfer mechanism over a short- range "serial" type data link, which lends itself to implementation with miniature connectors and thin flexible cables which are especially useful in connecting display elements such as wearable micro-displays to portable computers and wireless communication devices.
摘要翻译：一种数据接口，用于通过连接在一起的分组结构通过通信路径在主机和客户端之间传送数字数据，以形成用于传送预先选择的一组数字控制和呈现数据的通信协议。信号协议被配置为生成，发送和接收形成通信协议的分组的链路控制器使用，并且将数字数据形成为一个或多个类型的数据分组，其中至少一个驻留在主机设备中并被耦合到客户端通过通信路径。该接口通过短距离“串行”类型的数据链路提供了具有成本效益，低功耗，双向，高速数据传输机制，这些数据链路通过微型连接器和薄型柔性电缆实现，该电缆特别适用于将可穿戴式微型显示器等显示元件连接到便携式计算机和无线通信装置。

3. 发明授权

KR100886297B1 순환 중복 검사들을 구현하기 위한 시스템들 및 방법들 有权
标题翻译：用于实施循环冗余检查的系统和方法
公开(公告)号：KR100886297B1
公开(公告)日：2009-03-04
申请号：KR1020077013823
申请日：2005-11-23
申请人： 퀄컴 인코포레이티드
发明人： 스틸레,브라이언 , 윌리,조지에이.
IPC分类号： H04J3/12 , H04J3/16 , H04J3/22
CPC分类号： H04L7/10 , G09G5/006 , G09G2370/045 , G09G2370/10 , H04L7/048
摘要： 본 발명은 링크 초기화 처리를 개선하고 시스템 에러 정보를 교환하기 위해서 순환 중복 검사들을 구현하기 위한 시스템들 및 방법들을 제공한다. 일 양상에서는, 고유 패턴 검출기, CRC 생성기, CRC 초기화기 및 CRC 검증기를 포함하는 순환 중복 검사(CRC) 검사기가 제공된다. CRC 검사기는 고유 패턴을 위한 CRC 생성기가 사전에 제공된다. 디지털 전송 링크를 통해서 수신되는 데이터 스트림 내의 고유 패턴을 수신하였을 때, CRC 검사기는 데이터를 대기 및 저장할 필요없이 CRC들을 검사하기 시작한다. 다른 양상에서는, 시스템 에러 정보를 전송하기 위해서 CRC 값을 의도적으로 커럽트시키는 CRC 생성기 시스템이 제공된다. CRC 생성기 시스템은 CRC 생성기, CRC 커럽터, 에러 검출기 및 에러 값 생성기를 포함한다. 일 예에서, 디지털 전송 링크는 MDDI 링크이다.

4. 发明公开

KR1020070086398A 버퍼를 업데이트하기 위한 방법들 및 시스템들 有权
标题翻译：更新缓冲区的方法和系统
公开(公告)号：KR1020070086398A
公开(公告)日：2007-08-27
申请号：KR1020077013826
申请日：2005-11-23
申请人： 퀄컴 인코포레이티드
发明人： 윌리,조지에이. , 스틸레,브라이언
IPC分类号： G06F13/14 , G06F9/44 , H04J3/12
CPC分类号： G09G5/006 , G09G5/393 , H04J3/047 , H04W88/02 , G06F8/65 , G06F9/5061
摘要： The present invention relates to methods and systems for updating a buffer. In one aspect, the present invention provides a method for updating a buffer, which includes strategically writing to the buffer to enable concurrent read and write to the buffer. The method eliminates the need for double buffering, thereby resulting in implementation cost and space savings compared to conventional buffering approaches. The method also prevents image tearing when used to update a frame buffer associated with a display, but is not limited to such applications. In another aspect, the present invention provides efficient mechanisms to enable buffer update across a communication link. In one example, the present invention provides a method for relaying timing information across a communication link.
摘要翻译：本发明涉及用于更新缓冲器的方法和系统。一方面，本发明提供了一种用于更新缓冲器的方法，其包括对缓冲器进行战略性地写入，以便能够对缓冲器进行并行读写。该方法消除了对双缓冲的需要，从而与常规缓冲方法相比，导致实现成本和空间节省。当用于更新与显示器相关联的帧缓冲器时，该方法还防止图像撕裂，但不限于此类应用。在另一方面，本发明提供了有效的机制来实现跨越通信链路的缓冲器更新。在一个示例中，本发明提供了一种用于在通信链路上中继定时信息的方法。

5. 发明公开

KR1020090115977A 3-위상 및 극성 인코딩된 직렬 인터페이스 有权
标题翻译：三相和极性编码串行接口
公开(公告)号：KR1020090115977A
公开(公告)日：2009-11-10
申请号：KR1020097020594
申请日：2008-02-29
申请人： 퀄컴 인코포레이티드
发明人： 윌리,조지에이.
IPC分类号： H04L5/20 , H04L5/04
CPC分类号： H04L25/4917 , H04L5/20 , H04L7/033 , H04L25/0272 , H04L25/0282 , H04L25/0294 , H04L25/0298 , H04L27/22
摘要： A high speed serial interface is provided. In one aspect, the high speed serial interface uses three phase modulation for jointly encoding data and clock information. Accordingly, the need for de-skewing circuitry at the receiving end of the interface is eliminated, resulting in reduced link start-up time and improved link efficiency and power consumption. In one embodiment, the high speed serial interface uses fewer signal conductors than conventional systems having separate conductors for data and clock information. In another embodiment, the serial interface allows for data to be transmitted at any speed without the receiving end having prior knowledge of the transmission data rate. In another aspect, the high speed serial interface uses polarity encoded three phase modulation for jointly encoding data and clock information. This further increases the link capacity of the serial interface by allowing for more than one bit to be transmitted in any single baud interval.
摘要翻译：提供了高速串行接口。一方面，高速串行接口使用三相调制来共同编码数据和时钟信息。因此，消除了在接口的接收端处对偏斜电路的需要，从而减少了链路启动时间，并提高了链路效率和功耗。在一个实施例中，高速串行接口使用比具有用于数据和时钟信息的单独导体的传统系统更少的信号导体。在另一个实施例中，串行接口允许以任何速度发送数据，而没有接收端具有传输数据速率的先前知识。另一方面，高速串行接口使用极性编码的三相调制来共同编码数据和时钟信息。这进一步增加了串行接口的链路容量，允许在任何单个波特率间隔内传输多于一个位。

6. 发明授权

KR100908148B1 버퍼를 업데이트하기 위한 방법들 및 시스템들 有权
标题翻译： 버퍼를업데이트하기위한방법들및시스템들
公开(公告)号：KR100908148B1
公开(公告)日：2009-07-16
申请号：KR1020077013826
申请日：2005-11-23
申请人： 퀄컴 인코포레이티드
发明人： 윌리,조지에이. , 스틸레,브라이언
IPC分类号： G06F13/14 , G06F9/44 , H04J3/12
CPC分类号： G09G5/006 , G09G5/393 , H04J3/047 , H04W88/02
摘要： Methods for conveying timing information across a communication link between a first processor and a second processor are described, wherein the communication link is in hibernation mode, the method comprising: scheduling a time event at the first processor to convey the timing information to the second processor; initiating a link wakeup by the first processor at the occurrence of the time event; and detecting the link wakeup at the second processor, and using the detected link wakeup timing to synchronize the first and second processors with respect to the conveyed timing information.
摘要翻译：描述了用于在第一处理器和第二处理器之间的通信链路上传送定时信息的方法，其中通信链路处于休眠模式，所述方法包括：在第一处理器处调度时间事件以将定时信息传送到第二处理器 ; 在发生时间事件时由第一处理器发起链路唤醒; 以及检测第二处理器处的链路唤醒，并且使用检测到的链路唤醒定时来使第一处理器和第二处理器关于传送的定时信息同步。

7. 发明公开

KR1020070088713A 순환 중복 검사들을 구현하기 위한 시스템들 및 방법들 有权
标题翻译：用于实施循环冗余检查的系统和方法
公开(公告)号：KR1020070088713A
公开(公告)日：2007-08-29
申请号：KR1020077013823
申请日：2005-11-23
申请人： 퀄컴 인코포레이티드
发明人： 스틸레,브라이언 , 윌리,조지에이.
IPC分类号： H04J3/12 , H04J3/16 , H04J3/22
CPC分类号： H04L7/10 , G09G5/006 , G09G2370/045 , G09G2370/10 , H04L7/048
摘要： The present invention provides systems and methods for implementing cyclic redundancy checks to improve link initialization processing and to exchange system error information. In one aspect, a cyclic redundancy check (CRC) checker is provided that includes a unique pattern detector, a CRC generator, a CRC initializer and a CRC verifier. The CRC checker prepopulates the CRC generator for a unique pattern. Upon receipt of the unique pattern within a data stream received over a digital transmission link, the CRC checker proceeds to check CRCs without the need to queue and store data. In another aspect, a CRC generator system is provided that intentionally corrupts CRC values to transmit system error information. The CRC generator system includes a CRC generator, a CRC corrupter, an error detector and an error value generator. In one example, the digital transmission link is an MDDI link.
摘要翻译：本发明提供了用于实现循环冗余检查以改善链路初始化处理和交换系统错误信息的系统和方法。在一个方面，提供了包括唯一模式检测器，CRC发生器，CRC初始化器和CRC校验器的循环冗余校验（CRC）校验器。 CRC校验器预先为CRC生成器提供了一个独特的模式。在接收到通过数字传输链路接收的数据流中的唯一模式之后，CRC检查器继续检查CRC，而不需要排队和存储数据。在另一方面，提供了一种CRC发生器系统，其有意地破坏CRC值以传输系统错误信息。 CRC发生器系统包括CRC发生器，CRC腐蚀器，误差检测器和误差值发生器。在一个示例中，数字传输链路是MDDI链路。

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