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1. 发明授权

KR100152356B1 반도체 소자 제조방법 失效
标题翻译：制造半导体器件的方法
公开(公告)号：KR100152356B1
公开(公告)日：1998-12-01
申请号：KR1019950011008
申请日：1995-05-04
申请人： 주식회사 한국전자홀딩스
发明人： 강대석 , 이상열 , 신진철
IPC分类号： H01L21/328
摘要： 본 발명은 반도체 소자 제조방법에 관한 것으로, 반도체 기판 위에 에피층을 증착한 후 동작전압 특성에 따라 이를 선택적으로 식각하여 단차를 갖는 에피층을 형성하고, 이어서 상기 에피층 위에 열산화막을 성장시킨 뒤 이를 선택 식각하여 상기 에피층 위에 집적 및 개별소자들을 플레이너(planar)공정으로 동시에 형성함으로써, 여러개의 칩이나 패키지 (package)들이 하나의 모듈 형태로 구성되던 것을 탈피하여 한 개의 칩안에 전력용 반도체에서 고주파 반도체에 이르기까지 다양하고도 광범위한 전기적 특성을 갖는 개별소자들을 장착할 수 있게 된다.

2. 实用新型

KR200065661Y1 반도체 집적회로의 측정용 프로브카드 失效
标题翻译：用于测量半导体集成电路的探针卡
公开(公告)号：KR200065661Y1
公开(公告)日：1992-06-29
申请号：KR2019890013547
申请日：1989-09-12
申请人： 주식회사 한국전자홀딩스
发明人： 최순주 , 박영환 , 이상열 , 오재근
IPC分类号： G01R31/26 , G01R19/165 , G01R1/073

3. 实用新型

KR2019920000400Y1 반도체 집적회로의 측정용 프로브카드 失效
标题翻译：半导体检测探头卡
公开(公告)号：KR2019920000400Y1
公开(公告)日：1992-01-15
申请号：KR2019890013547
申请日：1989-09-12
申请人： 주식회사 한국전자홀딩스
发明人： 최순주 , 박영환 , 이상열 , 오재근
IPC分类号： G01R31/26 , G01R19/165 , G01R1/073
摘要： 내용 없음.

4. 实用新型

KR2019910006170U 반도체 집적회로의 측정용 프로브카드 失效
公开(公告)号：KR2019910006170U
公开(公告)日：1991-04-24
申请号：KR2019890013547
申请日：1989-09-12
申请人： 주식회사 한국전자홀딩스
发明人： 최순주 , 박영환 , 이상열 , 오재근
IPC分类号： G01R31/26 , G01R19/165 , G01R1/073

5. 发明公开

KR1019990076245A 플레이너형트라이악소자 失效
公开(公告)号：KR1019990076245A
公开(公告)日：1999-10-15
申请号：KR1019980011027
申请日：1998-03-30
申请人： 주식회사 한국전자홀딩스
发明人： 신진철 , 이상열 , 이종홍
IPC分类号： H01L29/747
摘要： 본 발명에 의한 플레이너형 트라이악 소자 및 그 제조방법은, 하부전극과, 상기 하부전극 상에 순차적으로 형성된 p형의 제 1 반도체층 및 n형의 제 2 반도체층과, 상기 제 2 반도체층 내에 형성된 p형의 제 3 반도체층과, 상기 제 1 반도체층 내에 형성된 n형의 제 4 반도체층과, 상기 제 1 및 제 2 반도체층에 걸쳐 형성된 p형의 소자분리영역과, 상기 제 3 반도체층과 상기 소자분리영역 사이의 상기 제 2 반도체층 내에 형성된 p형의 전계제한링과, 상기 제 3 반도체층 내에 형성된 n형의 제 5 반도체층 및, 상기 제 3 및 제 5 반도체층과 접속된 상부전극으로 이루어져, 1) 전계제한링을 이용하여 표면차단전압과 이면차단전압의 전계를 동시에 완화시킬 수 있게 되므로, 표면 상태 불안정으로 인해 야기되던 이면차단전압의 저하를 막을 수 있게 되어 트라이악 소� ��의 전체적인 차단전압 특성을 향상시킬 수 있게 되고, 2) 이로 인해, 채널스토퍼가 필요없게 되므로 상기 소자의 전체적인 사이즈 또한 최소화할 수 있게 된다.

6. 发明公开

KR1019990069587A 트라이악 소자 및 그의 제조방법 无效
标题翻译：双向可控硅元件及其制造方法
公开(公告)号：KR1019990069587A
公开(公告)日：1999-09-06
申请号：KR1019980003942
申请日：1998-02-11
申请人： 주식회사 한국전자홀딩스
发明人： 이종홍 , 이병용 , 이상열 , 신진철
IPC分类号： H01L29/747
摘要： 본 발명의 트라이악 소자는, PN 접합의 반도체층 표면에 산화막을 형성하여 표면근방에서의 확산전위를 해당 반도체층 보다 높게 하여 소수개리어가 표면근방에 주입되는 것을 억제함으로써 반도체 표면에서의 영향을 감소시켜 트리거 특성을 향상시킬 수 있는 효과가 있다.

7. 发明公开

KR1019990069586A 트라이악 소자 无效
标题翻译：双向可控硅元件
公开(公告)号：KR1019990069586A
公开(公告)日：1999-09-06
申请号：KR1019980003941
申请日：1998-02-11
申请人： 주식회사 한국전자홀딩스
发明人： 이종홍 , 이병용 , 이상열 , 신진철
IPC分类号： H01L29/747
摘要： 본 발명의 트라이악 소자는, 두 개의 사이리스터 소자를 게이트 공통으로 하여 역병렬 연결한 트라이악 소자에 있어서, 상기 트라이악을 구성하고 있는 양 사이리스터 소자의 에미터 사이의 불순물 농도분포를 변화시킴으로써 다른 전기적인 특성의 감소없이 전류임계전압상승률(dv/dt)c을 증가시킬 뿐 아니라 국부적으로 저항을 증가시킴으로써 트리거 특성을 향상시킬 수 효과가 있다.

8. 实用新型

KR200119531Y1 쇼트키 트랜지스터 失效
公开(公告)号：KR200119531Y1
公开(公告)日：1998-07-01
申请号：KR2019940025610
申请日：1994-09-30
申请人： 주식회사 한국전자홀딩스
发明人： 강대석 , 이상열
IPC分类号： H01L29/812
摘要： 본 고안은 쇼트키(schottky) 트랜지스터에 관한 것으로, 분리영역 양측의 저농도 실리콘층 중 일측의 저농도 실리콘층상에 에미터,베이스 및 콜렉터로 구성된 바이폴라 트랜지스터와, 타측의 상기 저농도 실리콘층상에 상기 저농도 실리콘층과 배선금속간의 접합형성을 위한 전극창이 2개이상 되도록 병렬로 구성된 쇼트키 다이오드와, 상기 바이폴라 트랜지스터의 베이스와 콜렉터간에 상기 쇼트키 다이오드를 병렬연결하기 위한 결선부를 포함하여 구성되며, 상기와 같은 쇼트키 다이오드를 바이폴라 트랜지스터와 분리시켜 전위장벽 감소문제에 의한 역장향 항복전압특성 약화를 방지함으로써 순방향 온전압과 역방향 항복전압 특성이 좋으며, 별도의 추가공정 없이 배선금속으로 사용되는 알루미늄을 이용하여 쇼트키 다이오드를 형성하므로써 제조 가 용이할 뿐 아니라 제조가를 절감할수 있는 효과가 있다.

9. 发明授权

KR100298573B1 플레이너형트라이악소자 失效
公开(公告)号：KR100298573B1
公开(公告)日：2001-10-27
申请号：KR1019980011027
申请日：1998-03-30
申请人： 주식회사 한국전자홀딩스
发明人： 신진철 , 이상열 , 이종홍
IPC分类号： H01L29/747
摘要： PURPOSE: A triac device of a planar type is provided to control efficiently a bi-directional cutoff voltage of the triac device and at the same time, to minimize an entire size of the device. CONSTITUTION: A triac device comprises a lower electrode(116), a first through a fifth semiconductor layer(106,100,110,112,114), a device isolation region(104), an electric field limit ring(108) and an upper electrode(118). The first semiconductor layer(106) of p-type and the second semiconductor layer(100) of n-type are formed on the lower electrode(1116) sequentially. The third semiconductor layer(110) of p-type is formed into the second semiconductor layer(100) and the fourth semiconductor layer(112) of n-type is formed into the first semiconductor layer(106). The device isolation region(104) of p-type is formed at the first and the second semiconductor layer(106,110). The electric field limit ring(108) of p-type is formed into the second semiconductor layer(100) between the third semiconductor layer(110) and the device isolation region(104). The fifth semiconductor layer(114) of p-type is formed into the third semiconductor layer(110). The upper electrode(118) is connected the third and the fifth semiconductor layer.

10. 发明授权

KR100227284B1 달링톤 트랜지스터 失效
标题翻译：达林顿晶体管
公开(公告)号：KR100227284B1
公开(公告)日：1999-11-01
申请号：KR1019960064844
申请日：1996-12-12
申请人： 주식회사 한국전자홀딩스
发明人： 신진철 , 이상열 , 강대석 , 이종홍
IPC分类号： H01L21/328
摘要： 출력전류 효율을 향상시킬 수 있도록 한 달링톤 트랜지스터가 개시된다. 이를 위하여 본 발명에서는, 구동단인 제1트랜지스터(TR1)의 에미터가 출력단인 제2트랜지스터(TR2)의 베이스에 접속되도록 구성된 달링톤 트랜지스터에 있어서, 상기 제1트랜지스터의 에미터는 FINGER 구조를 가지도록 설계되고, 상기 제2트랜지스터의 에미터는 MEIT(Multi Emitter Island Transistor) 구조나 MBIT(Multi Base Island Transistor) 구조를 가지도록 설계된 2단 달링톤 트랜지스터가 제공된다.

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