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1. 发明授权

KR101384793B1 내식성 및 내마모성이 우수한 단자를 구비하는 인쇄회로기판 및 그 제조 방법 有权
标题翻译：具有优异的耐腐蚀性和耐磨性的印刷电路板用印刷电路板及其制造方法
公开(公告)号：KR101384793B1
公开(公告)日：2014-04-14
申请号：KR1020120082964
申请日：2012-07-30
申请人： 주식회사 심텍홀딩스
发明人： 오춘환 , 정창보 , 정상진 , 이창수
IPC分类号： H05K3/32 , H05K1/18 , H01R12/55
摘要： 반도체 칩의 크랙 발생을 미연에 방지할 수 있음과 더불어, 우수한 내식성 및 내마모성을 확보할 수 있는 인쇄회로기판용 단자 및 그 형성 방법에 대하여 개시한다.
본 발명에 따른 인쇄회로기판용 단자는 기판 하면의 회로 영역에 형성된 구리 패턴; 상기 구리 패턴의 표면을 덮도록 형성된 두께 조절용 도금층; 및 상기 두께 조절용 도금층의 표면에 형성된 부식 방지층;을 포함하는 것을 특징으로 한다.

2. 发明授权

KR101340348B1 마스크 패턴을 이용한 칩 내장형 패키지 기판 및 그 제조방법 有权
标题翻译：使用掩模图案的嵌入式芯片封装板及其制造方法
公开(公告)号：KR101340348B1
公开(公告)日：2013-12-11
申请号：KR1020110126630
申请日：2011-11-30
申请人： 주식회사 심텍홀딩스
发明人： 정창보 , 오춘환 , 이종태 , 임윤호
IPC分类号： H01L23/48 , H01L23/28
CPC分类号： H01L2224/73204
摘要： 개선된 구조의 칩 내장형 패키지 기판과 그 제조방법을 제시한다. 본 발명의 칩 내장형 패키지 기판의 제조방법은, 하부 캐리어 상에, 칩과 인쇄회로 패턴을 연결하는 접합부가 형성될 영역을 노출하는 마스크 패턴을 형성하는 단계와, 마스크 패턴 사이에 도전성 접합부를 형성하는 단계와, 도전성 접합부 상에 반도체 칩을 실장하는 단계와, 칩이 실장된 하부 캐리어 상에 절연층을 형성하는 단계와, 절연층 상에 상부 캐리어를 도입하는 단계와, 절연층에 칩이 내장되게 하부 캐리어 및 상부 캐리어를 접착시키는 단계와, 하부 캐리어 및 상부 캐리어의 베이스 금속층을 제외한 잔여 층을 제거하는 단계와, 절연층 상면 및 하면에 인쇄회로 패턴을 형성하는 단계와, 마스크 패턴을 제거하는 단계, 및 도전성 접합부들 사이 및 인쇄회로 패턴들 사이에 솔더 마스크를 형성하는 단계를 포함한다.

3. 实用新型

KR200469684Y1 폐비트 낙하방지가 가능한 툴 포스트 有权
标题翻译：工具后盖有防止位脱落的情况
公开(公告)号：KR200469684Y1
公开(公告)日：2013-11-01
申请号：KR2020110000639
申请日：2011-01-21
申请人： 주식회사 심텍홀딩스
发明人： 남지훈 , 김준영 , 정창보 , 오춘환
IPC分类号： B23Q11/00 , B23Q3/155 , B23Q3/157
摘要： 본 고안은 툴 포스트에 관한 것으로, 상세하게는, 폐 비트(bit)가 케이스 내부에 낙하 되도록 하고, 비트와 연결되는 주요부품의 분실을 방지하는 툴 포스트에 관한 것이다.
본 고안에 따른 툴 포스트는, 작업테이블에 거치 되도록 외면을 따라 돌출형성되는 거치편과, 중심 축이 길이방향으로 관통되는 관통공을 갖는 헤드몸체; 상기 헤드몸체의 관통공을 통해 일부분이 노출되도록 배치되고, 비트를 삽입고정하는 그립과, 상기 그립의 길이방향으로 선단이 연결형성되어 상기 그립을 지지하는 탄성체와, 상기 탄성체의 말단에 연결형성되는 캡으로 구성되는 비트고정부; 및 상기 비트고정부가 내장되도록 상기 헤드몸체와 결합 되고, 내부에 사용완료된 상기 비트가 저장될 수 있는 수용공간이 형성되는 비트케이스;를 포함한다.

4. 发明授权

KR101280245B1 씨엔씨의 치수 보정 장치 및 방법 有权
标题翻译：数控机床尺寸校正装置及其方法
公开(公告)号：KR101280245B1
公开(公告)日：2013-07-05
申请号：KR1020110097200
申请日：2011-09-26
申请人： 주식회사 심텍홀딩스
发明人： 정창보 , 박상영 , 백승건 , 탁재성 , 신재긍 , 강병필 , 황세명 , 오춘환
IPC分类号： B23Q15/22 , B23Q15/14 , B23Q15/12 , B23Q17/09
摘要： 본 발명은 라우터 가공 프로그램 치수 수정 과정에서 자동화 툴을 통해 변환하고자 하는 값을 자동으로 반영하여 치수를 보정함으로써 휴먼 에러(Human Error) 발생으로 인한 가공 불량을 감소시킬 수 있도록 한 씨엔씨의 치수 보정 장치 및 방법에 관한 것으로, 가공 소재의 오차를 측정하기 위한 오차 측정기; 상기 가공 소재의 제품 구조 분석을 통해 보정 항목을 추출하고, 상기 오차 측정기로부터 측정한 오차 측정 데이터와 과거 오차 측정 데이터를 기반으로 상기 가공 소재의 상기 보정 항목에 대한 최종 치수 보정 데이터를 생성하여 출력하는 치수 보정 툴; 및 상기 최종 치수 보정 데이터에 따라 상기 가공 소재를 가공하기 위한 CNC 가공부;를 포함하는 것을 특징으로 한다.

5. 发明公开

KR1020130033236A 씨엔씨의 치수 보정 장치 및 방법 有权
标题翻译：数控机床尺寸校正装置及其方法
公开(公告)号：KR1020130033236A
公开(公告)日：2013-04-03
申请号：KR1020110097200
申请日：2011-09-26
申请人： 주식회사 심텍홀딩스
发明人： 정창보 , 박상영 , 백승건 , 탁재성 , 신재긍 , 강병필 , 황세명 , 오춘환
IPC分类号： B23Q15/22 , B23Q15/14 , B23Q15/12 , B23Q17/09
摘要： PURPOSE: A device for correcting a dimension of computerized numerical control and a method thereof are provided to reduce processing defects due to human error by correcting a dimension by automatically reflecting a value to be converted through an automation tool in the process of correcting a dimension of a router process program. CONSTITUTION: A device for correcting a dimension of CNC(Computerized Numerical Control) comprises an aberrometer(1), a tool(2) for correcting a dimension, and a CNC processing unit(4). The aberrometer measures errors of a processing material. The tool for correcting a dimension extracts correction items through product structure analysis of the processing material. Final dimension correction data on the correction items of the processing material is generated and is output based on the error data. The CNC processing unit processes the processing material depending on the final dimension correction data. [Reference numerals] (1) Aberrometer; (2) Dimension correcting tool; (21) Correction item extracting unit; (22) Limit setting unit; (23) Numerical correcting unit; (3) Database; (4) CNC processing unit; (AA) X,Y error data; (BB) Final data output; (CC) Past error correction data;
摘要翻译：目的：提供一种用于校正计算机化数字控制的尺寸的装置及其方法，以通过在校正维度的过程中自动反映要通过自动化工具转换的值来校正尺寸来减少由于人为错误引起的加工缺陷路由器处理程序。构成：用于校正CNC（计算机数字控制）的尺寸的装置包括像差计（1），用于校正尺寸的工具（2）和CNC处理单元（4）。像差仪测量加工材料的误差。用于校正尺寸的工具通过处理材料的产品结构分析提取校正项目。生成关于处理材料的修正项目的最终尺寸校正数据，并根据误差数据输出。 CNC处理单元根据最终尺寸校正数据来处理加工材料。（附图标记）（1）气压计; （2）尺寸校正工具; （21）校正项提取单元; （22）限位设定单位; （23）数值校正单元; （3）数据库; （4）CNC加工单元; （AA）X，Y误差数据; （BB）最终数据输出; （CC）过去纠错数据;

6. 发明授权

KR101234759B1 단층 기판의 제조방법 有权
标题翻译：单层基板的制造方法
公开(公告)号：KR101234759B1
公开(公告)日：2013-02-19
申请号：KR1020110098481
申请日：2011-09-28
申请人： 주식회사 심텍홀딩스
发明人： 장은주 , 유문상 , 정창보 , 오춘환
IPC分类号： H05K3/46 , H05K1/18
摘要： PURPOSE: A manufacturing method of a single layer substrate is provided to improve the productivity by manufacturing the same substrates in the upper part and the lower part in one process using a dummy substrate. CONSTITUTION: A dummy substrate having a first copper electroplating layer and carrier copper layer formed in are prepared. A lower copper-nickel and upper copper laminate including a lower copper, nickel and upper copper(43) on the carrier copper layer is formed. A prepreg layer(5) in formed on the lower copper, nickel and upper copper laminate. A second copper plating(8) is formed on the nickel and upper copper. A solder resist(10) including a pad unit(9) is formed on the prepreg layer. A gold plating(11) is formed by etching the solder resist on the pad unit.
摘要翻译：目的：提供单层基板的制造方法，以通过使用虚设基板在一个工序中通过在上部和下部中制造相同的基板来提高生产率。构成：制备具有第一铜电镀层和形成载体铜层的虚设基板。形成在载体铜层上包含下铜，镍和上铜（43）的下铜 - 镍和上铜层压体。在下铜，镍和上铜层压板上形成的预浸料层（5）。在镍和上铜上形成第二镀铜（8）。在预浸料层上形成包括垫单元（9）的阻焊剂（10）。通过蚀刻焊盘单元上的阻焊剂形成镀金（11）。

7. 发明授权

KR101197514B1 반도체 패키지 및 그 제조방법 有权
标题翻译：电路板，半导体封装及其制造方法
公开(公告)号：KR101197514B1
公开(公告)日：2012-11-09
申请号：KR1020110025955
申请日：2011-03-23
申请人： 주식회사 심텍홀딩스
发明人： 심재철 , 차상석 , 정창보 , 오춘환
IPC分类号： H05K3/34 , H01L23/48
CPC分类号： H01L2224/10
摘要： 본 발명의 회로기판은 절연기재층; 절연기재층의 상면으로부터 하면으로 관통하는 관통홀의 하단부에 존재하는 볼랜드; 및 볼랜드 상부의 관통홀을 매립하는 기둥부와 절연기재층의 상면으로 돌출된 돌출부로 이루어진 범프패드;를 포함한다.
본 발명에 따르면 범프패드 상에 돌출부를 형성하여 접합면적을 증가시켜 플립칩 본딩의 접합강도, 신뢰성이 향상된 회로기판과 반도체 패키지를 제공할 수 있다. 또한, 간단한 공정에 의해 고밀도, 초박형의 회로기판 및 반도체 패키지를 제조할 수 있다.

8. 发明公开

KR1020120108279A 반도체 패키지 및 그 제조방법 有权
标题翻译：电路板，半导体封装及其制造方法
公开(公告)号：KR1020120108279A
公开(公告)日：2012-10-05
申请号：KR1020110025955
申请日：2011-03-23
申请人： 주식회사 심텍홀딩스
发明人： 심재철 , 차상석 , 정창보 , 오춘환
IPC分类号： H05K3/34 , H01L23/48
CPC分类号： H01L2224/10
摘要： PURPOSE: A semiconductor package and a manufacturing method thereof are provided to increase junction area by forming a protrusion on a bump pad. CONSTITUTION: A ball land(108) is formed on the lower part of a through hole passing through an insulating base layer(110). A bump pad(116) is composed of a pillar burying the through hole and a protrusion protruded from the upper side of the insulating base layer. A conductive layer is laminated on the lower side of the insulating base layer. A releasing layer is laminated on the lower side of the conductive layer. A carrier substrate is laminated on the lower side of the releasing layer. A conductive protrusion(124,136) covers the protrusion of the bump pad. The insulating base layer includes prepreg, epoxy-based resin and RCC.
摘要翻译：目的：提供半导体封装及其制造方法，以通过在凸块焊盘上形成突起来增加结面积。构成：穿过绝缘基底层（110）的通孔的下部形成有球面（108）。凸块（116）由埋入通孔的支柱和从绝缘基层的上侧突出的突起构成。导电层层叠在基底绝缘层的下侧。在导电层的下侧层叠剥离层。载体基板层叠在释放层的下侧。导电凸起（124,136）覆盖凸块的凸起。绝缘基层包括预浸料，环氧树脂和RCC。

9. 发明公开

KR1020120097723A 회로기판 및 그 제조방법 有权
标题翻译：印刷电路板及其制造方法
公开(公告)号：KR1020120097723A
公开(公告)日：2012-09-05
申请号：KR1020110017106
申请日：2011-02-25
申请人： 주식회사 심텍홀딩스
发明人： 차상석 , 정창보 , 오춘환 , 장군식 , 이종태 , 이양수
IPC分类号： H05K3/40 , H05K1/02
摘要： 본발명의회로기판은일면및 이에대향하는타면에요철부가존재하는절연기재층, 상기요철부의요부를덮는회로패턴과랜드부, 상기절연기재층을관통하여상기회로패턴을도통시키는도전성범프, 상기도전성범프의상부면과하부면에존재하는연결패턴및 상기랜드부를노출시키며상기절연기재층의일면과타면을덮는절연층을포함한다.

10. 发明授权

KR101093057B1 마이크로 비아를 포함하는 베이스 기판을 이용한 인쇄회로기판 제조방법 有权
标题翻译：通过使用包括微型VIA的基底基板来制作印刷电路板的方法
公开(公告)号：KR101093057B1
公开(公告)日：2011-12-13
申请号：KR1020090041440
申请日：2009-05-12
申请人： 주식회사 심텍홀딩스
发明人： 심재철 , 차상석 , 오춘환 , 정창보
IPC分类号： H05K3/40 , H05K3/30
摘要： 본 발명은 마이크로 비아를 포함하는 베이스 기판을 이용한 초박형 인쇄회로기판 및 그 제조 방법에 관한 것으로, BGA(Ball Grid Array) 또는 LGA(Land Grid Array) 타입의 마이크로 비아(Micro Via)를 포함하는 베이스 기판과, 상기 베이스 기판 상부에 형성되는 IC 칩 실장용 인쇄회로 패턴 및 상기 인쇄회로 패턴 보호 및 상기 IC 칩 실장부를 노출시키는 솔더 마스크 패턴을 포함하는 인쇄회로기판을 제공함으로써, 고밀도 회로 패턴을 갖는 박형의 인쇄회로기판을 용이하게 제조할 수 있도록 하는 발명에 관한 것이다.

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