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1. 发明公开

KR1020060024083A 에이알엠7 마이크로프로세서의 저전력 파이프라인 처리 방법 无效
标题翻译： ARM7微处理器的低功耗管道方法
公开(公告)号：KR1020060024083A
公开(公告)日：2006-03-16
申请号：KR1020040072948
申请日：2004-09-13
申请人： 이광엽 , 한국소프트웨어진흥원
发明人： 이광엽
IPC分类号： G06F9/38
CPC分类号： G06F9/38
摘要： 본 발명은 전력소모가 적은 ARM7 마이크로프로세서의 파이프라인에 관한 것으로서, 명령어 인출 단계에 다중 사이클 수행 명령어를 해석하는 디코딩 단계를 구비하여 명령어 인출 단계에서 다중 사이클 수행 명령어임을 확인할 수 있으며, 명령어 인출 단계에 다중 사이클 수행 명령어 수행 여부를 판단하는 단계를 구비하여 다중 사이클 수행 명령어의 수행이 확인 되었을 경우 메모리로부터 다중 사이클 수행 명령어를 뒤따르는 명령어들의 명령어 인출을 하지 않으므로 전력 소모를 줄이는 것을 특징으로 한다. 따라서 ARM7 마이크로프로세서가 다중 사이클 수행 명령어 수행 시 메모리로부터 불필요한 명령어 인출을 하지 않음으로써 프로세서가 불필요한 명령어 인출을 위해 메모리 접근 시 필요한 전력을 줄일 수 있다.
ARM7, 파이프라인, 저 전력, 마이크로프로세서, 명령어 인출

2. 发明公开

KR1020060135104A 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조 失效
标题翻译：无三维图形的几何变换管道结构，几何变换处理器及其相关的寄存器文件架构
公开(公告)号：KR1020060135104A
公开(公告)日：2006-12-29
申请号：KR1020050054768
申请日：2005-06-24
申请人： 이광엽 , 한국전자통신연구원
发明人： 이광엽 , 오민석 , 김재우
IPC分类号： G06T17/10
CPC分类号： G06T15/005 , G06F15/8007 , G06F17/16 , G06T15/10 , G06T15/50
摘要： A geometry transformation pipeline architecture without stall for 3-D graphics, a geometry transformation processor, and a register file architecture thereof are provided to carry out geometry transformation and shading process by carrying out minimum steps for each pipeline and operate two peak data, thereby removing stall of the pipelines caused by dependency of data and reducing processing time delay. A geometry transformation pipeline architecture without stall for 3-D graphics includes an adding operation pipeline(ADDV) for adding two input values, a multiplying operation pipeline(MULV) for multiplying two input values, a comparison operation pipeline(CMPV) for comparing size of the two input values, a load operation pipeline for loading data from a memory, a storing operation pipeline(STRV) for storing data to the memory, a shift operation pipeline(MOVV) for shifting data between registers, a reciprocal number operation pipeline(CONV) for calculating reciprocal number for the input values, and a reciprocal square root operating pipeline(RSQ) for calculating reciprocal square roots for the input values. The reciprocal number operation pipeline and the reciprocal square root operating pipeline are respectively formed of four execution steps and the others are respectively formed of two execution steps.
摘要翻译：提供了三维图形，几何变换处理器及其寄存器文件架构的几何变换流水线架构，用于通过对每个流水线执行最小步骤来执行几何变换和阴影处理，并操作两个峰值数据，从而去除由数据依赖导致管道停顿，缩短处理时间延迟。对于3-D图形的几何变换流水线架构不包括用于添加两个输入值的加法运算流水线（ADDV），用于乘以两个输入值的乘法运算流水线（MULV），比较运算流水线（CMPV）两个输入值，用于从存储器加载数据的加载操作流水线，用于将数据存储到存储器的存储操作流水线（STRV），用于在寄存器之间移位数据的移位操作流水线（MOVV），倒数操作流水线），用于计算输入值的倒数，以及用于计算输入值的倒数平方根的倒数平方根操作流水线（RSQ）。倒数操作流水线和倒数平方根操作流水线分别由四个执行步骤形成，其他分别由两个执行步骤构成。

3. 发明公开

KR1020050021589A 암7 마이크로 프로세서의 나눗셈 실행장치 失效
标题翻译： ARM7微处理器的部署执行装置
公开(公告)号：KR1020050021589A
公开(公告)日：2005-03-07
申请号：KR1020030056065
申请日：2003-08-13
申请人： 이광엽 , 오민석
发明人： 이광엽 , 오민석
IPC分类号： G06F7/52
摘要： PURPOSE: A division executing device for an ARM(Advanced RISC Machine)7 microprocessor on an SOC(System-On-Chip) is provided to increase processing speed by processing division, as a division operation instruction is defined on the SOC, and reduce a hardware size by applying a non-restoring division algorithm to perform the division operation instruction. CONSTITUTION: The first MUX(Multiplexer)(12) and the second MUX(13) are connected to an input terminal of an ALU(Arithmetic Logic Unit)(14). A 64-bit register(15) is connected to an output terminal of the ALU. The 64-bit register is divided into upper 32 bits and lower 32 bits. The upper 32 bits store remainder and the lower 32 bits store a quotient. The output terminal of the 64-bit register is connected to the third MUX(16). A divisor is inputted to the first MUX through an A-bus and a dividend is inputted to the second MUX through the B-bus. As the first latch(10) and the second latch(11) are connected to the A/B-bus, a sign of the divisor and the dividend is judged/stored by using the top bit value of the divisor and the dividend inputted through the A/B-bus.
摘要翻译：目的：提供一种用于SOC（片上系统）的ARM（高级RISC机）7微处理器的分割执行装置，以便在SOC上定义分割操作指令，通过处理除法来提高处理速度，并减少通过应用非恢复分割算法来执行分割操作指令来实现硬件大小。构成：第一MUX（多路复用器）（12）和第二MUX（13）连接到ALU（算术逻辑单元）（14）的输入端。 64位寄存器（15）连接到ALU的输出端子。 64位寄存器分为高32位和低32位。高32位存储余数，低32位存储商。 64位寄存器的输出端连接到第三MUX（16）。除数通过A总线输入到第一MUX，并且通过B总线将余数输入到第二MUX。当第一锁存器（10）和第二锁存器（11）连接到A / B总线时，通过使用除数的顶部位值和通过输入的被除数来判断/存储除数和被除数的符号 A / B总线。

4. 外观设计

KR3000616220000S 失效
公开(公告)号：KR3000616220000S
公开(公告)日：1986-05-23
申请号：KR3019850003442
申请日：1985-03-18
申请人： 이광엽
设计人： 이광엽

5. 发明授权

KR100679861B1 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조 失效
标题翻译：无三维图形几何转换管道系统，几何转换处理系统及其寄存器文件架构
公开(公告)号：KR100679861B1
公开(公告)日：2007-02-07
申请号：KR1020050054768
申请日：2005-06-24
申请人： 이광엽 , 한국전자통신연구원
发明人： 이광엽 , 오민석 , 김재우
IPC分类号： G06T17/10
摘要： 본 발명은 기하변환 및 음영처리를 위한 각 파이프라인에 최소한의 실행 단계를 포함하고 2개의 정점 데이터를 중첩하여 병렬로 연산함으로써 파이프라인의 정지(stall) 발생을 최소화하여 기하처리의 속도를 크게 개선할 수 있는 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조에 관한 것이다.
본 발명에 따른 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조는 그래픽 데이터의 병렬성을 최대한으로 이용할 수 있는 구조를 채택하고 데이터 의존성에 의한 파이프라인 정지(stall) 동작을 제거함으로써 3차원 그래픽 부동소수점 연산을 빠르게 수행할 수 있다.
3차원 그래픽; 파이프라인; 기하변환; 음영처리; 파이프라인의 정지

6. 发明授权

KR100602833B1 암7 마이크로 프로세서의 나눗셈 실행장치 失效
标题翻译： ARM7的分支操作装置
公开(公告)号：KR100602833B1
公开(公告)日：2006-07-20
申请号：KR1020030056065
申请日：2003-08-13
申请人： 이광엽 , 오민석
发明人： 이광엽 , 오민석
IPC分类号： G06F7/52
摘要： 본 발명은 나눗셈 명령어가 실행되도록 하는 ARM7 마이크로 프로세서의 나눗셈 실행장치로, ARM7 마이크로 프로세서의 연산을 수행하는 ALU의 두 입력단에 제 1 먹스와 제 2 먹스가 연결되고, ALU의 출력단에 쉬프트 레지스터가 연결되며, 쉬프트 레지스터의 출력단에 제 3 먹스가 연결되어 구성되며 쉬프트 레지스터를 동일한 크기의 상위 비트부와 하위 비트부로 구분하며 상위 비트부에 나머지가 저장되고 하위 비트에 몫이 저장되도록 하는 나눗셈 실행부를 구비하며, 나눗셈 실행부에서 상기 나눗셈 명령어를 전달받으면 제 1 먹스는 외부로부터 데이터를 입력받는 제 1 데이터버스와 제 3먹스의 출력신호를 입력받아 선택적으로 출력하고, 제 2 먹스는 외부로부터 데이터를 입력받는 제 2 데이터버스와 0을 입력받아 선택적으로 출력하는 것을 특징으로 한다. 따라서, 나눗셈 명령어에 의해 실행될 수 있어 연산의 수행시간이 현저히 감소하며, 단일 명령어 수행으로 인해 코드 밀도(Code density)에서도 많은 이점이 있다.
ARM7, SoC, radix-2

7. 发明公开

KR1020040017434A 병렬 연산구조를 갖는 엠디5 해쉬함수 연산 방법 失效
标题翻译：具有并行运行结构的MD5 HASH功能的操作方法
公开(公告)号：KR1020040017434A
公开(公告)日：2004-02-27
申请号：KR1020020049498
申请日：2002-08-21
申请人： 이광엽
发明人： 이광엽
IPC分类号： G06F17/22
摘要： PURPOSE: A method for operating an MD5(Message Digest) Hash function having a parallel operating structure is provided to increase a processing speed by processing a part of the processes of the MD5 Hash function in parallel. CONSTITUTION: An adding operation is carried out by inputting a value of the first buffer, and input value, and a sine value into a CSA(Carry Save Adder). The adding operation is carried out by inputting an output value of the CSA into the first CLA(Carry Lookahead Adder). The output value of the functions carrying out the logic operations is generated by receiving the value of the second, the third, and the fourth buffer. The adding operation is carried out by inputting the output value of the first CLA and the functions into the second CLA. The output value of the second CLA is shifted to a predetermined value by a shifter. The adding operation is carried out by inputting the output value of the shifter and the value of the second buffer into the third CLA. The output value of the third CLA is stored in the second buffer, and the value of the second and the third buffer is shifted.
摘要翻译：目的：提供一种用于操作具有并行操作结构的MD5（消息摘要）散列函数的方法，以通过并行处理MD5哈希函数的一部分处理来提高处理速度。构成：通过将第一缓冲器的值，输入值和正弦值输入到CSA（进位保存加法器）中来执行相加操作。通过将CSA的输出值输入到第一CLA（携带前视加法器）中来执行相加操作。执行逻辑运算的功能的输出值通过接收第二，第三和第四缓冲器的值而产生。通过将第一CLA的输出值和函数输入到第二CLA中来执行相加操作。第二CLA的输出值由移位器移位到规定值。通过将移位器的输出值和第二缓冲器的值输入到第三CLA中来执行相加操作。第三CLA的输出值存储在第二缓冲器中，第二和第三缓冲器的值被移位。

8. 外观设计

KR3000616240000S 失效
公开(公告)号：KR3000616240000S
公开(公告)日：1986-05-23
申请号：KR3019850003444
申请日：1985-03-18
申请人： 이광엽
设计人： 이광엽

9. 发明公开

KR1020020094256A 타원곡선암호화의 유한체 역원과 승산 장치 및 그 방법 失效
标题翻译：用于操作有限域反演和多项式的ELLIPTIC CURVE CRYPTOGRAPHY的系统和方法
公开(公告)号：KR1020020094256A
公开(公告)日：2002-12-18
申请号：KR1020010031869
申请日：2001-06-08
申请人： 이광엽
发明人： 이광엽
IPC分类号： G06F7/52
摘要： PURPOSE: A finite field inverse and multiplication operating system and method is provided to allow the same storage and gates to be shared by a circuit for finding inverse of a finite field polynomial and a circuit for operating a multiplication of a finite field polynomial. CONSTITUTION: The system comprises a register Z(11), a register A(12), a register B(13), a register D(14), a register F(15), a register G(16), a register R(17), a register K(18), a controller(19), four multiplexors(101-104), and a finite field adder(105). The register Z(11) stores a binary value expressing an input polynomial, necessary for an inverse operation, with vectors on a polynomial basis. The register A(12) stores a irreducible polynomial and exchanges data with the register Z(11) while an inverse operation is being progressed. The register B(13) is a temporary storage register and exchanges data with the register D(14) while an inverse operation is being processed. The register D(14) stores an output polynomial which is an inverse of the input polynomial. The register F(15) calculates a degree of the polynomial stored at the register Z(11), and transmits the calculated degree to the register G(16), which is used at a determination of a condition in an inverse operation. The register R(17) performs a modular reduction of a polynomial for reducing the degree of the polynomial made in the process of the inverse operation less than that of the irreducible polynomial. The register K(18) stores a degree necessary for a reduction of a polynomial. The controller(19) generates control signals for performing an inverse operation by use of each register and multiplexor.
摘要翻译：目的：提供有限域反相乘法操作系统和方法，以允许相同的存储和门由电路共享用于发现有限域多项式的反相和用于操作有限域多项式的乘法的电路。构成：该系统包括寄存器Z（11），寄存器A（12），寄存器B（13），寄存器D（14），寄存器F（15），寄存器G（16），寄存器R （17），寄存器K（18），控制器（19），四个多路复用器（101-104）和有限域加法器（105）。寄存器Z（11）在多项式的基础上存储表示反向运算所需的输入多项式的二进制值与向量。寄存器A（12）存储不可约的多项式，并且在进行逆运算时与寄存器Z（11）交换数据。寄存器B（13）是临时存储寄存器，并且在处理反向操作时与寄存器D（14）交换数据。寄存器D（14）存储作为输入多项式的倒数的输出多项式。寄存器F（15）计算存储在寄存器Z（11）中的多项式的程度，并将所计算的程度发送到在反向操作中的条件的确定时使用的寄存器G（16）。寄存器R（17）执行多项式的模块化减少，以减少在逆运算的处理中产生的多项式的程度小于不可约多项式的程度。寄存器K（18）存储减少多项式所需的程度。控制器（19）通过使用每个寄存器和多路复用器产生用于执行逆操作的控制信号。

10. 外观设计

KR3000616250000S 失效
公开(公告)号：KR3000616250000S
公开(公告)日：1986-05-23
申请号：KR3019850003445
申请日：1985-03-18
申请人： 이광엽
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