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1. 发明公开

KR1020060135104A 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조 失效
标题翻译：无三维图形的几何变换管道结构，几何变换处理器及其相关的寄存器文件架构
公开(公告)号：KR1020060135104A
公开(公告)日：2006-12-29
申请号：KR1020050054768
申请日：2005-06-24
申请人： 이광엽 , 한국전자통신연구원
发明人： 이광엽 , 오민석 , 김재우
IPC分类号： G06T17/10
CPC分类号： G06T15/005 , G06F15/8007 , G06F17/16 , G06T15/10 , G06T15/50
摘要： A geometry transformation pipeline architecture without stall for 3-D graphics, a geometry transformation processor, and a register file architecture thereof are provided to carry out geometry transformation and shading process by carrying out minimum steps for each pipeline and operate two peak data, thereby removing stall of the pipelines caused by dependency of data and reducing processing time delay. A geometry transformation pipeline architecture without stall for 3-D graphics includes an adding operation pipeline(ADDV) for adding two input values, a multiplying operation pipeline(MULV) for multiplying two input values, a comparison operation pipeline(CMPV) for comparing size of the two input values, a load operation pipeline for loading data from a memory, a storing operation pipeline(STRV) for storing data to the memory, a shift operation pipeline(MOVV) for shifting data between registers, a reciprocal number operation pipeline(CONV) for calculating reciprocal number for the input values, and a reciprocal square root operating pipeline(RSQ) for calculating reciprocal square roots for the input values. The reciprocal number operation pipeline and the reciprocal square root operating pipeline are respectively formed of four execution steps and the others are respectively formed of two execution steps.
摘要翻译：提供了三维图形，几何变换处理器及其寄存器文件架构的几何变换流水线架构，用于通过对每个流水线执行最小步骤来执行几何变换和阴影处理，并操作两个峰值数据，从而去除由数据依赖导致管道停顿，缩短处理时间延迟。对于3-D图形的几何变换流水线架构不包括用于添加两个输入值的加法运算流水线（ADDV），用于乘以两个输入值的乘法运算流水线（MULV），比较运算流水线（CMPV）两个输入值，用于从存储器加载数据的加载操作流水线，用于将数据存储到存储器的存储操作流水线（STRV），用于在寄存器之间移位数据的移位操作流水线（MOVV），倒数操作流水线），用于计算输入值的倒数，以及用于计算输入值的倒数平方根的倒数平方根操作流水线（RSQ）。倒数操作流水线和倒数平方根操作流水线分别由四个执行步骤形成，其他分别由两个执行步骤构成。

2. 发明授权

KR100679861B1 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조 失效
标题翻译：无三维图形几何转换管道系统，几何转换处理系统及其寄存器文件架构
公开(公告)号：KR100679861B1
公开(公告)日：2007-02-07
申请号：KR1020050054768
申请日：2005-06-24
申请人： 이광엽 , 한국전자통신연구원
发明人： 이광엽 , 오민석 , 김재우
IPC分类号： G06T17/10
摘要： 본 발명은 기하변환 및 음영처리를 위한 각 파이프라인에 최소한의 실행 단계를 포함하고 2개의 정점 데이터를 중첩하여 병렬로 연산함으로써 파이프라인의 정지(stall) 발생을 최소화하여 기하처리의 속도를 크게 개선할 수 있는 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조에 관한 것이다.
본 발명에 따른 3차원 그래픽 기하변환 파이프라인 시스템, 기하변환 처리 시스템 및 레지스터 파일 구조는 그래픽 데이터의 병렬성을 최대한으로 이용할 수 있는 구조를 채택하고 데이터 의존성에 의한 파이프라인 정지(stall) 동작을 제거함으로써 3차원 그래픽 부동소수점 연산을 빠르게 수행할 수 있다.
3차원 그래픽; 파이프라인; 기하변환; 음영처리; 파이프라인의 정지

3. 发明公开

KR1020050021589A 암7 마이크로 프로세서의 나눗셈 실행장치 失效
标题翻译： ARM7微处理器的部署执行装置
公开(公告)号：KR1020050021589A
公开(公告)日：2005-03-07
申请号：KR1020030056065
申请日：2003-08-13
申请人： 이광엽 , 오민석
发明人： 이광엽 , 오민석
IPC分类号： G06F7/52
摘要： PURPOSE: A division executing device for an ARM(Advanced RISC Machine)7 microprocessor on an SOC(System-On-Chip) is provided to increase processing speed by processing division, as a division operation instruction is defined on the SOC, and reduce a hardware size by applying a non-restoring division algorithm to perform the division operation instruction. CONSTITUTION: The first MUX(Multiplexer)(12) and the second MUX(13) are connected to an input terminal of an ALU(Arithmetic Logic Unit)(14). A 64-bit register(15) is connected to an output terminal of the ALU. The 64-bit register is divided into upper 32 bits and lower 32 bits. The upper 32 bits store remainder and the lower 32 bits store a quotient. The output terminal of the 64-bit register is connected to the third MUX(16). A divisor is inputted to the first MUX through an A-bus and a dividend is inputted to the second MUX through the B-bus. As the first latch(10) and the second latch(11) are connected to the A/B-bus, a sign of the divisor and the dividend is judged/stored by using the top bit value of the divisor and the dividend inputted through the A/B-bus.
摘要翻译：目的：提供一种用于SOC（片上系统）的ARM（高级RISC机）7微处理器的分割执行装置，以便在SOC上定义分割操作指令，通过处理除法来提高处理速度，并减少通过应用非恢复分割算法来执行分割操作指令来实现硬件大小。构成：第一MUX（多路复用器）（12）和第二MUX（13）连接到ALU（算术逻辑单元）（14）的输入端。 64位寄存器（15）连接到ALU的输出端子。 64位寄存器分为高32位和低32位。高32位存储余数，低32位存储商。 64位寄存器的输出端连接到第三MUX（16）。除数通过A总线输入到第一MUX，并且通过B总线将余数输入到第二MUX。当第一锁存器（10）和第二锁存器（11）连接到A / B总线时，通过使用除数的顶部位值和通过输入的被除数来判断/存储除数和被除数的符号 A / B总线。

4. 发明授权

KR100602833B1 암7 마이크로 프로세서의 나눗셈 실행장치 失效
标题翻译： ARM7的分支操作装置
公开(公告)号：KR100602833B1
公开(公告)日：2006-07-20
申请号：KR1020030056065
申请日：2003-08-13
申请人： 이광엽 , 오민석
发明人： 이광엽 , 오민석
IPC分类号： G06F7/52
摘要： 본 발명은 나눗셈 명령어가 실행되도록 하는 ARM7 마이크로 프로세서의 나눗셈 실행장치로, ARM7 마이크로 프로세서의 연산을 수행하는 ALU의 두 입력단에 제 1 먹스와 제 2 먹스가 연결되고, ALU의 출력단에 쉬프트 레지스터가 연결되며, 쉬프트 레지스터의 출력단에 제 3 먹스가 연결되어 구성되며 쉬프트 레지스터를 동일한 크기의 상위 비트부와 하위 비트부로 구분하며 상위 비트부에 나머지가 저장되고 하위 비트에 몫이 저장되도록 하는 나눗셈 실행부를 구비하며, 나눗셈 실행부에서 상기 나눗셈 명령어를 전달받으면 제 1 먹스는 외부로부터 데이터를 입력받는 제 1 데이터버스와 제 3먹스의 출력신호를 입력받아 선택적으로 출력하고, 제 2 먹스는 외부로부터 데이터를 입력받는 제 2 데이터버스와 0을 입력받아 선택적으로 출력하는 것을 특징으로 한다. 따라서, 나눗셈 명령어에 의해 실행될 수 있어 연산의 수행시간이 현저히 감소하며, 단일 명령어 수행으로 인해 코드 밀도(Code density)에서도 많은 이점이 있다.
ARM7, SoC, radix-2

5. 发明授权

KR100947748B1 Ｐ형의 전기적 특성을 갖는 아연산화물 반도체 제조방법 失效
标题翻译：制造具有P型电气特性的氧化锌半导体的方法
公开(公告)号：KR100947748B1
公开(公告)日：2010-03-17
申请号：KR1020070117170
申请日：2007-11-16
申请人： 광주과학기술원 , 한국전자통신연구원
发明人： 오민석 , 박성주 , 강장원
IPC分类号： H01L21/20
摘要： P형의 전기적 특성을 갖는 아연산화물 반도체 제조방법은 기판에 버퍼층을 형성하는 단계와, 버퍼층의 상부에 도판트를 첨가한 아연산화물 박막을 형성하는 단계 및 아연산화물 박막에 엑시머 레이저 처리하는 단계를 포함한다. 따라서, 절연체의 전기적 특성 또는 n형의 전기적 특성을 가지는 아연산화물 박막을 엑시머 레이저(excimer laser)를 이용하여 표면을 처리함으로써 수소의 농도를 감소시키고, p형의 전기적 특성을 가지는 아연산화물 박막으로 용이하게 전환시킬 수 있다.
아연산화물 반도체, 엑시머 레이저, p형 반도체

6. 发明公开

KR1020090050614A Ｐ형의 전기적 특성을 갖는 아연산화물 반도체 제조방법 失效
标题翻译：制造具有P型电气性能的氧化锌半导体的方法
公开(公告)号：KR1020090050614A
公开(公告)日：2009-05-20
申请号：KR1020070117170
申请日：2007-11-16
申请人： 광주과학기술원 , 한국전자통신연구원
发明人： 오민석 , 박성주 , 강장원
IPC分类号： H01L21/20
摘要： P형의 전기적 특성을 갖는 아연산화물 반도체 제조방법은 기판에 버퍼층을 형성하는 단계와, 버퍼층의 상부에 도판트를 첨가한 아연산화물 박막을 형성하는 단계 및 아연산화물 박막에 엑시머 레이저 처리하는 단계를 포함한다. 따라서, 절연체의 전기적 특성 또는 n형의 전기적 특성을 가지는 아연산화물 박막을 엑시머 레이저(excimer laser)를 이용하여 표면을 처리함으로써 수소의 농도를 감소시키고, p형의 전기적 특성을 가지는 아연산화물 박막으로 용이하게 전환시킬 수 있다.
아연산화물 반도체, 엑시머 레이저, p형 반도체

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