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1. 发明授权

KR100681019B1 플라즈마 디스플레이 장치 失效
标题翻译： 플라즈마디스플레이장치
公开(公告)号：KR100681019B1
公开(公告)日：2007-02-09
申请号：KR1020050121188
申请日：2005-12-09
申请人： 엘지전자 주식회사
发明人： 문홍식 , 문수연
IPC分类号： G09G3/296
摘要： A plasma display device is provided to stabilize the operation by changing a synchronous clock according to a data transmission path. A plasma display device includes a controller, which controls address, scan, and sustain electrodes. The plasma display device includes a low-voltage image data transmitter(280), a synchronous clock controller(275), and a low-voltage image data receiver(271). The low-voltage image data transmitter converts image data from the controller into low-voltage image data and transmits the low-voltage image data. The synchronous clock controller selectively changes a synchronous clock and outputs the selected synchronous clock. The low-voltage image data receiver receives the low-voltage image data from the low-voltage image data transmitter based on the synchronous clock from the synchronous clock controller.
摘要翻译：等离子体显示装置被提供用于通过根据数据传输路径改变同步时钟来稳定操作。等离子体显示装置包括控制地址，扫描和维持电极的控制器。等离子体显示装置包括低电压图像数据发送器（280），同步时钟控制器（275）和低电压图像数据接收器（271）。低电压图像数据发送器将来自控制器的图像数据转换为低电压图像数据并发送低电压图像数据。同步时钟控制器选择性地改变同步时钟并输出选择的同步时钟。低电压图像数据接收器基于来自同步时钟控制器的同步时钟从低电压图像数据发送器接收低电压图像数据。

2. 发明授权

KR100482312B1 연산증폭기 失效
标题翻译：运算放大器
公开(公告)号：KR100482312B1
公开(公告)日：2005-04-14
申请号：KR1020030003639
申请日：2003-01-20
申请人： 엘지전자 주식회사
发明人： 문홍식
IPC分类号： H03F3/183
CPC分类号： H03F3/3023 , H03F3/3055 , H03F2203/30057
摘要： 대용량의 용량성 부하를 고속으로 구동시킬 수 있는 아날로그 출력 버퍼회로에 사용이 가능하고, 채널간의 오프셋을 줄인다.
비반전 및 반전 입력단자로 입력되는 차동 입력신호를 증폭하여 부하로 출력하고 채널간의 오프셋을 감소시키는 증폭부와, 증폭부의 출력신호에 따라 부하로 전류를 충전 및 방전시키는 슬루 인핸스먼트부로 이루어지고, 증폭부는, 반전 입력단자 및 비반전 입력단자의 신호를 차동 증폭하는 제 1 차동 증폭기와, 제 1 차동 증폭기의 출력신호에 대칭되는 신호를 발생하고 발생한 대칭신호와 차동 증폭기의 출력신호를 차동 증폭하는 대칭 증폭기와, 대칭 증폭기의 두 출력단자의 신호를 차동 증폭하여 출력단자로 출력하는 증폭신호 출력부로 이루어지며, 슬루 인핸스먼트부는, 제 1 차동 증폭기 및 대칭 증폭기의 출력신호에 따라 방전전류 보상신호를 발생하는 방전 보상부와, 제 1 차동 증폭기의 반전 출력신호에 따라 충전전류 보상신호를 발생하는 � ��전 보상부와, 방전 보상부의 방전전류 보상신호에 따라 증폭부의 출력단자의 충전전류를 방전시키고 충전 보상부의 충전전류 보상신호에 따라 증폭부의 출력단자로 충전전류를 공급하는 방전/충전 구동부로 이루어진다.

3. 发明公开

KR1020040066546A 연산증폭기 失效
标题翻译：操作放大器
公开(公告)号：KR1020040066546A
公开(公告)日：2004-07-27
申请号：KR1020030003639
申请日：2003-01-20
申请人： 엘지전자 주식회사
发明人： 문홍식
IPC分类号： H03F3/183
CPC分类号： H03F3/3023 , H03F3/3055 , H03F2203/30057
摘要： PURPOSE: An operational amplifier is provided to reduce the manufacturing cost by performing a fabrication process using a CMOS process. CONSTITUTION: An operational amplifier includes an amplification part(100) and a slew enhancement part(200). The amplification part is used for amplifying a differential input signal inputted to a non-inversion terminal and an inversion terminal, outputting the amplified differential input signal to a load, and reducing an offset between channels. The slew enhancement part charges the current to the load according to an output signal of the amplifier or discharges the load. The amplification part includes a first differential amplifier(110) for amplifying signals of the non-inversion terminal and the inversion terminal, a symmetric amplifier(120) for amplifying the symmetric signal and the output signal of the differential amplifier and an amplified signal output part(130) for outputting the differential amplified signals.
摘要翻译：目的：提供运算放大器，通过使用CMOS工艺进行制造工艺来降低制造成本。构成：运算放大器包括放大部分（100）和转换增强部分（200）。放大部分用于放大输入到非反相端子和反相端子的差分输入信号，将放大的差分输入信号输出到负载，并减少通道之间的偏移。转换增强部分根据放大器的输出信号将电流充电到负载，或者将负载放电。放大部分包括用于放大非反相端子和反相端子的信号的第一差分放大器（110），用于放大差分放大器的对称信号和输出信号的对称放大器（120）和放大信号输出部分（130），用于输出差分放大信号。

4. 发明公开

KR1020030063866A 입출력 버퍼회로 失效
标题翻译：输入和输出缓冲器电路
公开(公告)号：KR1020030063866A
公开(公告)日：2003-07-31
申请号：KR1020020004212
申请日：2002-01-24
申请人： 엘지전자 주식회사
发明人： 문홍식
IPC分类号： H03K19/0175
CPC分类号： H03K19/00315
摘要： PURPOSE: An input and output buffer circuit is provided to allow a high voltage to be inputted by a power voltage difference between the semiconductor chips by using the level converting block. CONSTITUTION: An input and output buffer circuit includes a logic control block(1), a level converting block(2) and a pull-up block(3). In the input and output buffer circuit, the logic control block(1) generates an enable signal(EN) and data(DO) by operating the inner core voltage(VDDC). In order to allow the voltage level in a predetermined level order, the level converting block(2) converts the inner core voltage(VDDC) into an output voltage level when the inner core voltage(VDDC), an input signal voltage(VDDI), an input signal voltage(VDDI) and the output signal voltage(VDDO) are different from each other. And, the pull-up block(3) makes the input and output node(IN/OUTPUT) a logic 'high'(VDDO) or 'low'(GND) state at the output mode, makes the input and output node(IN/OUTPUT) a high impedance state at the input mode and allows the voltage level in a predetermined level with connecting to the level converting block when the power voltage of the inside of the semiconductor chip is different from the voltage level of the input signal.
摘要翻译：目的：提供输入和输出缓冲电路，通过使用电平转换模块，通过半导体芯片之间的电源电压差来输入高电压。构成：输入和输出缓冲电路包括逻辑控制块（1），电平转换块（2）和上拉块（3）。在输入和输出缓冲电路中，逻辑控制块（1）通过操作内核电压（VDDC）产生使能信号（EN）和数据（DO）。为了以预定的电平顺序允许电压电平，当内核电压（VDDC），输入信号电压（VDDI），等级转换模块（2）将内核电压（VDDC）变换为输出电压电平时，输入信号电压（VDDI）和输出信号电压（VDDO）彼此不同。而且，上拉块（3）使输入输出节点（IN / OUTPUT）在输出模式下为逻辑“高”（VDDO）或“低”（GND）状态，使输入和输出节点 / OUTPUT），并且当半导体芯片的内部的电源电压与输入信号的电压电平不同时，通过连接到电平转换模块，允许电压电平处于预定电平。

5. 发明公开

KR1020060099322A 저전압 차동신호 수신장치 无效
标题翻译：低电压差分信号接收器
公开(公告)号：KR1020060099322A
公开(公告)日：2006-09-19
申请号：KR1020050020702
申请日：2005-03-11
申请人： 엘지전자 주식회사
发明人： 문홍식
IPC分类号： H03K19/0948 , H03F3/45
CPC分类号： H03K19/018521 , H03K19/018528 , H04L25/0272 , H04L25/085
摘要： 본 발명은 저전압 차동신호 수신장치에 관한 것으로서, 고속의 저전압 차동신호(LVDS)를 신속하고 정확하게 복구할 수 있도록 한다. 이를 위하여, 첫번째 단에서는 입력신호의 커몬 모드 레벨(common mode level) 전압은 레벨 쉬프트하여 감소시키고 차동신호는 증폭한 후 감소된 커몬 모드 레벨 전압에 증폭된 차동신호를 싣도록 하고, 두번째 단에서는 이 차동신호를 일정 논리 레벨(logic level) 문턱전압의 상/하로 충분한 마진을 갖도록 증폭하여 Single Ended 형태의 신호로 출력하며, 마지막 단에서는 Single Ended 형태의 신호를 다시 증폭하여 출력한다.
저전압 차동신호, LVDS, common mode, 차동증폭, CMOS level
摘要翻译：本发明的LVDS接收器将以高速输入的LVDS快速恢复为CMOS或TTL电平的全摆幅信号。共模移相器放大包含在共模信号中的LVDS，然后移位共模信号的电平。此外，中间放大单元放大从共模移位器输出的信号，以在预定逻辑控制杆中具有高于和低于阈值电压的裕度。此外，输出缓冲器单元放大从中间放大单元输出的信号以产生全摆幅信号。

6. 发明授权

KR100438585B1 입출력 버퍼회로 失效
标题翻译： 입출력버퍼회로
公开(公告)号：KR100438585B1
公开(公告)日：2004-07-02
申请号：KR1020020004212
申请日：2002-01-24
申请人： 엘지전자 주식회사
发明人： 문홍식
IPC分类号： H03K19/0175
CPC分类号： H03K19/00315
摘要： In an I/O buffer circuit for solving problems occurred due to I/O voltage level difference, the I/O buffer circuit includes a logical controller for generating an enable signal and data according to an internal core voltage (VDDC); a level converter for converting the internal core voltage (VDDC) into an output voltage level when the internal core voltage (VDDC), an input signal voltage (VDDI) and an output signal voltage (VDDO) are different; and a pull-up unit for permitting a voltage level in specific level order through the level converter when a power voltage level in a semiconductor chip and a voltage level of an input signal are different from each other.
摘要翻译：在用于解决由于I / O电压电平差而发生的问题的I / O缓冲器电路中，I / O缓冲器电路包括用于根据内部核心电压（VDDC）产生使能信号和数据的逻辑控制器; 当内部核心电压（VDDC），输入信号电压（VDDI）和输出信号电压（VDDO）不同时，用于将内部核心电压（VDDC）转换为输出电压电平的电平转换器; 以及上拉单元，用于当半导体芯片中的电源电压电平和输入信号的电压电平彼此不同时允许通过电平转换器的特定电平顺序的电压电平。＆lt;图像＆GT;

7. 发明公开

KR1020050076981A 엠퍼시스 회로 无效
标题翻译：电磁炉电路
公开(公告)号：KR1020050076981A
公开(公告)日：2005-07-29
申请号：KR1020040004850
申请日：2004-01-26
申请人： 엘지전자 주식회사
发明人： 문홍식
IPC分类号： H04N5/14
CPC分类号： H04B1/62 , H03G5/00 , H03G5/12 , H04L25/0288
摘要： 본 발명은 엠퍼시스 회로에 관한 것으로, 더욱 상세하게는 구형파 입력신호의 에지부분에 엠퍼시스 효과를 주어 감쇄되는 신호를 보상할 수 있는 엠퍼시스 회로에 관한 것이다.
본 발명에 따른, 구형파 신호의 감쇄를 보상하기 위해 엠퍼시스 신호를 상기 구형파에 첨가하는 엠퍼시스 회로에 있어서, 상기 엠퍼시스 신호가 첨가된 구형파 신호는 상승 에지 이후 소정의 하강 시간 경과 후 및 하강 에지 이후 소정의 상승 시간 경과 후에는 상기 구형파 신호의 본래의 전압 레벨을 유지하는 파형을 갖는 것을 특징으로 한다.

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