专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明公开

KR1020120098031A 메모리, 이를 포함하는 메모리 시스템 및 메모리와 메모리 시스템의 동작방법 无效
标题翻译：存储器，包括它们的存储器系统和存储器和存储器系统的操作方法
公开(公告)号：KR1020120098031A
公开(公告)日：2012-09-05
申请号：KR1020110017699
申请日：2011-02-28
申请人： 에스케이하이닉스 주식회사
发明人： 최성대 , 김유성
IPC分类号： G11C16/34 , G11C16/10
CPC分类号： G11C16/3459 , G11C16/10 , G11C29/022
摘要： PURPOSE: A memory, a memory system including the same, and a method for operating the memory and the memory system are provided to improve the accuracy of write data by controlling the number of fail bits which are allowed according to a data type. CONSTITUTION: Data is inputted(S101). Information about a fail allowable value is inputted(S102). Data is stored to allow a fail below the fail allowable value(S103). The fail allowable value is determined according to a data type. [Reference numerals] (AA) Start; (BB) Finish; (S101) Inputting data; (S102) Receiving information about a fail allowable value; (S103) Storing data to allow fail below a fail allowable value
摘要翻译：目的：提供存储器，包括其的存储器系统以及用于操作存储器和存储器系统的方法，以通过控制根据数据类型允许的故障位的数量来提高写入数据的精度。构成：输入数据（S101）。输入关于失败容许值的信息（S102）。存储数据以允许低于故障允许值的故障（S103）。根据数据类型确定故障允许值。（附图标记）（AA）开始; （BB）完成; （S101）输入数据; （S102）接收关于失败允许值的信息; （S103）将数据存储以允许故障低于故障允许值

2. 发明公开

KR1020120122142A 비휘발성 메모리 장치 및 검증 방법 无效
标题翻译：非易失性存储器及其验证方法
公开(公告)号：KR1020120122142A
公开(公告)日：2012-11-07
申请号：KR1020110040148
申请日：2011-04-28
申请人： 에스케이하이닉스 주식회사
发明人： 최성대 , 김유성 , 김민수
IPC分类号： G11C16/34 , G11C16/06
CPC分类号： G11C16/3459 , G11C16/04 , G11C29/52
摘要： PURPOSE: A nonvolatile memory device and a verifying method thereof are provided to improve program performance by accurately counting the number of fail bits. CONSTITUTION: A page buffer unit(220) reads data from the selected memory cell of a memory cell array and stores the read data. A controller(270) generates a reference current generation signal, a first current control signal and a second current control signal corresponding to the deviation of cell currents flowing in a unit memory cell in a read operation and the number of detected fail bits. A fail bit detecting unit(250) controls one of a reference current amount or a data read current amount of the page buffer unit. [Reference numerals] (210) Memory cell array; (220) Page buffer unit; (230) Y decoder; (240) X decoder; (250) Fail bit detecting unit; (252) Comparing unit; (254) Offset control unit; (260) Voltage providing unit; (270) Controller; (272) Current control unit
摘要翻译：目的：提供非易失性存储器件及其验证方法，以通过精确地计数故障位数来提高程序性能。构成：页面缓冲器单元（220）从存储单元阵列的所选存储单元读取数据并存储读取的数据。控制器（270）产生参考电流产生信号，第一电流控制信号和对应于在读取操作中在单元存储单元中流动的单元电流的偏差和检测到的失败位数的第二电流控制信号。故障位检测单元（250）控制页面缓冲器单元的参考当前量或数据读取当前量中的一个。（附图标记）（210）存储单元阵列; （220）页缓冲单元; （230）Y解码器; （240）X解码器; （250）故障位检测单元; （252）比较单位; （254）偏移控制单元; （260）电压提供单元; （270）控制器; （272）电流控制单元

3. 发明公开

KR1020120005844A 반도체 메모리 장치 및 그 프로그램 방법 无效
标题翻译：半导体存储器件及其编程方法
公开(公告)号：KR1020120005844A
公开(公告)日：2012-01-17
申请号：KR1020100066520
申请日：2010-07-09
申请人： 에스케이하이닉스 주식회사
发明人： 최성대 , 김덕주 , 박세천
IPC分类号： G11C16/06 , G11C16/34 , G11C16/04
CPC分类号： G11C16/3459 , G11C11/5628 , G11C16/10 , G11C2211/5621
摘要： PURPOSE: A semiconductor memory device and a programming method thereof are provided to reduce the number of latches for a page buffer by using four latches when a 3 bit multi level cell is programmed. CONSTITUTION: A memory cell array(110) includes 3 bit multi level cells which are programmed to first to third logic pages. Page buffers include first to fourth latch circuits. A control logic(160) stores two bit data among 3 bit data stored in the 3 bit multi level cell in the first latch and the second latch and programs the 3 bit multi level cell according to data stored in the third and fourth latches. The control logic verifies a program according to data stored in the first to fourth latches after the selected page is read and the read data is stored in the third latch.
摘要翻译：目的：提供一种半导体存储器件及其编程方法，用于当3位多电平单元被编程时，通过使用四个锁存器来减少页缓冲器的锁存数。构成：存储单元阵列（110）包括被编程到第一至第三逻辑页的3位多电平单元。页缓冲器包括第一至第四锁存电路。控制逻辑（160）存储在第一锁存器和第二锁存器中存储在3位多电平单元中的3位数据中的两位数据，并根据存储在第三和第四锁存器中的数据对3位多电平单元进行编程。控制逻辑根据读取所选择的页面之后的第一至第四锁存器中存储的数据来验证程序，并且将读取的数据存储在第三锁存器中。

4. 发明授权

KR101937816B1 래치 회로 및 비휘발성 메모리 장치 有权
公开(公告)号：KR101937816B1
公开(公告)日：2019-01-11
申请号：KR1020120042173
申请日：2012-04-23
申请人： 에스케이하이닉스 주식회사
发明人： 최성대
IPC分类号： G11C7/10 , G11C5/14

5. 发明公开

KR1020150139116A 반도체 장치 및 이의 동작 방법 审中-实审
标题翻译：半导体器件及其工作方法
公开(公告)号：KR1020150139116A
公开(公告)日：2015-12-11
申请号：KR1020140067008
申请日：2014-06-02
申请人： 에스케이하이닉스 주식회사
发明人： 김남경 , 최성대 , 신재현
IPC分类号： G11C16/06 , G11C16/14
CPC分类号： G11C16/26 , G11C16/0483 , G11C16/32
摘要： 본기술은제1 셀들과제2 셀들이포함된다수의페이지들로구성된메모리블록; 상기페이지들중 선택된페이지의상기제1 셀들및 상기제2 셀들을리드(read)하도록구성된회로그룹; 상기선택된페이지의상기제1 셀들의리드동작시발생하는소오스바운싱정보를저장하고스트로빙신호를출력하도록구성된스트로빙제어회로; 및상기선택된페이지의상기제2 셀들의리드동작시상기스트로빙신호에따라상기회로그룹을제어하는제어회로를포함하는반도체장치및 이의동작방법을포함한다.
摘要翻译：半导体器件及其操作方法技术领域本发明涉及半导体器件及其操作方法。半导体器件包括：存储器块，被配置为包括包括第一和第二单元的多个页面; 被配置为读取从所述页中选择的页的所述第一和第二单元的电路组; 选通控制电路，其存储在所选择的页面读取第一单元的操作期间生成的源弹跳信息，并输出选通信号; 以及控制电路，其在读取所选择的页面上的第二单元的操作期间根据选通信号来控制电路组。

6. 发明公开

KR1020150034552A 반도체 메모리 장치 및 그것의 동작 방법 审中-实审
标题翻译：半导体存储器件及其工作方法
公开(公告)号：KR1020150034552A
公开(公告)日：2015-04-03
申请号：KR1020130114775
申请日：2013-09-26
申请人： 에스케이하이닉스 주식회사
发明人： 최성대
IPC分类号： G11C16/26 , G11C16/30 , G11C16/06
CPC分类号： G11C16/26 , G11C16/0483 , G11C16/30 , G11C16/3418
摘要： 본발명은반도체메모리장치및 그것의동작방법에관한것으로, 본발명의일 실시예에따른, 반도체메모리장치는, 워드라인들및 비트라인들의교차영역에배열된복수의메모리셀들을포함하는메모리셀 어레이; 선택된메모리셀에인가할읽기전압및 비선택된메모리셀들에인가할복수의패스전압들을발생하는전압발생기; 및읽기동작시, 드레인선택트랜지스터와상기선택된메모리셀과의거리에따라다른레벨의패스전압을발생하도록상기전압발생기를제어하고, 상기발생한패스전압을상기비선택된메모리셀들에인가하도록제어하는제어로직을포함하는것을특징으로한다. 본발명의실시예에따르면, 향상된신뢰성을제공하는반도체메모리장치및 그것의동작방법이제공된다.
摘要翻译：本发明涉及半导体存储器件及其操作方法。根据本发明的实施例的半导体存储器件的特征在于包括：存储单元阵列，包括布置在字线和位线的交叉区域上的多个存储单元; 产生将被施加到所选择的存储单元的读取电压的电压发生器以及要施加到未选择的存储单元的多个通过电压; 以及控制逻辑，控制所述电压发生器，以在读取期间根据所述选择存储单元之间的距离产生不同电平的通过电压，并且控制将所产生的通过电压施加到所述未选择的存储单元。根据本发明的实施例，提供了提供可靠性的半导体存储器件及其操作方法。

7. 发明公开

KR1020130119201A 래치 회로 및 비휘발성 메모리 장치 审中-实审
标题翻译：锁存电路和非易失性存储器件
公开(公告)号：KR1020130119201A
公开(公告)日：2013-10-31
申请号：KR1020120042173
申请日：2012-04-23
申请人： 에스케이하이닉스 주식회사
发明人： 최성대
IPC分类号： G11C7/10 , G11C5/14
CPC分类号： G11C7/10 , G11C16/30 , G11C16/32 , G11C2216/14 , H03K3/012 , H03K3/356
摘要： PURPOSE: A latch circuit and a nonvolatile memory device are provided to prevent a power drop by initializing multiple latches with a minimum current in a minimum initializing time. CONSTITUTION: A latch (100_1) is operated by a power which is supplied to a pull-up power supply end and a pull-down power supply end. A delay unit (300) generates a delayed initialization signal by delaying the initialization signal. A power supply unit (200) supplies a same power to the pull-up power supply end and the pull-down power supply end in response to the initialization signal. An initialization unit (400) initializes the latch to a first level in response to the delayed initialization signal. [Reference numerals] (300) Delay unit
摘要翻译：目的：提供锁存电路和非易失性存储器件，以在最小初始化时间内以最小电流初始化多个锁存器来防止掉电。构成：锁存器（100_1）由提供给上拉电源端和下拉电源端的电源操作。延迟单元（300）通过延迟初始化信号来产生延迟的初始化信号。电源单元（200）响应于初始化信号向上拉电源端和下拉电源端提供相同的电力。初始化单元（400）响应于延迟的初始化信号将锁存器初始化为第一电平。（附图标记）（300）延迟单元

8. 发明公开

KR1020120122237A 반도체 장치 无效
标题翻译：半导体装置
公开(公告)号：KR1020120122237A
公开(公告)日：2012-11-07
申请号：KR1020110040288
申请日：2011-04-28
申请人： 에스케이하이닉스 주식회사
发明人： 김민수 , 최성대
IPC分类号： G11C16/06 , G11C16/34 , G11C16/26
CPC分类号： G11C16/06 , G11C11/5628 , G11C16/26 , G11C16/3459 , G11C2211/5621 , G11C2211/5642
摘要： PURPOSE: A semiconductor device is provided to integrate the semiconductor device by transmitting a read result of a flag cell group as a signal of a single bit. CONSTITUTION: A page buffer group(20) performs a write verification operation and a read operation for a flag cell group(10). A comparing unit(100) generates a flag state signal according to the output current of the page buffer group and a state reference code written in a state reference register(200) in the write verification operation for the flag cell group, and generates a flag determination signal according to the output current of the page buffer group and a determination reference code written in a determination reference register(300) in the read operation for the flag cell group. [Reference numerals] (10) Flag cell group; (20) Page buffer group; (200) State reference register; (300) Determination reference register; (400) Switch unit; (500) Comparing unit
摘要翻译：目的：提供一种半导体器件，用于通过将标志单元组的读取结果作为单个位的信号发送来集成半导体器件。构成：页缓冲器组（20）对标志单元组（10）执行写验证操作和读操作。比较单元（100）在标志单元组的写入验证操作中根据页面缓冲器组的输出电流和写入状态参考寄存器（200）的状态参考代码产生标志状态信号，并产生一个标志根据所述页缓冲器组的输出电流的判定信号和在所述标志单元组的读取操作中写入判定基准寄存器（300）中的判定基准代码。（附图标记）（10）标志单元组; （20）页缓冲组; （200）状态参考寄存器; （300）确定参考寄存器; （400）开关单元; （500）比较单位

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式