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1. 发明授权

KR100838373B1 반도체 소자의 층간 절연막 형성 방법 失效
标题翻译：在半导体器件中形成中间层介质的方法
公开(公告)号：KR100838373B1
公开(公告)日：2008-06-13
申请号：KR1020070001284
申请日：2007-01-05
申请人： 에스케이하이닉스 주식회사
发明人： 한기현 , 최동구
IPC分类号： H01L21/31
CPC分类号： H01L21/76837 , H01L21/02263 , H01L21/02472 , H01L21/0254 , H01L21/3065
摘要： A method for forming an interlayer dielectric in a semiconductor device is provided to prevent an upper portion of a pattern from having a sharp shape by using an etching gas with a high selection ratio of a nitride film with respect to an oxide film. A pattern with a gap is formed on a semiconductor substrate. A first insulation film, which buries a portion of the gap, is formed on the semiconductor substrate. A portion of the first insulation film is etched by using an etching gas with a high selection ratio of a material film forming an upper portion of the pattern with respect to the first insulation film. A second insulation film, which buries the gap, is formed on the partially etched first insulation film. The first insulation film is an oxide film. The material film constituting an upper portion of the pattern is a nitride film.
摘要翻译：提供了一种用于在半导体器件中形成层间电介质的方法，通过使用氮化膜相对于氧化膜的选择比高的蚀刻气体来防止图案的上部具有尖锐的形状。在半导体衬底上形成具有间隙的图案。在半导体衬底上形成第一绝缘膜，其中埋设间隙的一部分。通过使用相对于第一绝缘膜形成图案的上部的材料膜的高选择比的蚀刻气体蚀刻第一绝缘膜的一部分。掩埋间隙的第二绝缘膜形成在部分蚀刻的第一绝缘膜上。第一绝缘膜是氧化膜。构成图案上部的材料膜是氮化膜。

2. 发明授权

KR100683492B1 반도체소자의 콘택식각 방법 有权
标题翻译： 반도체소자의콘택식각방법
公开(公告)号：KR100683492B1
公开(公告)日：2007-02-15
申请号：KR1020050132585
申请日：2005-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 이동렬 , 최동구 , 김동석
IPC分类号： H01L21/8242
摘要： A method for etching a contact in a semiconductor device is provided to prevent the warpage of a metal contact hole and to restrain a tungsten portion from being punched by using two-step etching processes under different etching gas conditions. A bit line pattern(26) composed of a bit line(26a) and a bit line hard mask(26b) is formed on a semiconductor substrate(21) with a gate line. An interlayer dielectric of multilayer structure is formed on the entire surface of the resultant structure. At this time, an etch stop layer(28) is inserted into the interlayer dielectric. A contact mask is formed on the interlayer dielectric. A first etching process is performed on the interlayer dielectric under a first gas condition by using the contact mask as an etch mask until the etch stop layer is exposed to the outside. A second etching process is performed on the etch stop layer, the remaining interlayer dielectric and the bit line hard mask under a second gas condition to form a contact hole(37b) capable of exposing the bit line to the outside.
摘要翻译：提供一种用于在半导体器件中蚀刻接触的方法，以通过在不同的蚀刻气体条件下使用两步蚀刻工艺来防止金属接触孔的翘曲并且抑制钨部分被冲压。利用栅极线在半导体衬底（21）上形成由位线（26a）和位线硬掩模（26b）组成的位线图案（26）。在所得结构的整个表面上形成多层结构的层间电介质。此时，将蚀刻停止层（28）插入到层间电介质中。接触掩模形成在层间电介质上。通过使用接触掩模作为蚀刻掩模，在第一气体条件下对层间电介质执行第一蚀刻工艺，直到蚀刻停止层暴露于外部。在第二气体条件下对蚀刻停止层，剩余的层间电介质和位线硬掩模执行第二蚀刻工艺，以形成能够将位线暴露到外部的接触孔（37b）。

3. 发明公开

KR1020060076377A 캐패시터의 스토리지 노드 전극 형성방법 无效
公开(公告)号：KR1020060076377A
公开(公告)日：2006-07-04
申请号：KR1020040114772
申请日：2004-12-29
申请人： 에스케이하이닉스 주식회사
发明人： 최동구
IPC分类号： H01L27/108
CPC分类号： H01L27/10855 , H01L21/76802 , H01L28/91
摘要： 본 발명은 소자의 전기적 특성을 개선할 수 있는 캐패시터의 스토리지 노드 전극 형성방법에 관한 것이다. 이 방법은, 소정의 하부구조가 구비된 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막을 선택적으로 건식 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접하는 산화막을 습식 식각하여 상기 트렌치를 확장시키는 단계; 상기 확장된 트렌치 표면에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 식각하여, 상기 확장된 트렌치 바닥의 일부분을 노출시키는 단계; 상기 식각후 잔류된 질화막에 의해 노출된 산화막 부분을 식각하여 기판의 일부분을 노출시키는 스토리지 노드 콘택을 형성하는 단계: 상기 트렌치 및 스토리지 노드 콘택을 도전막으로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계; 및 상기 스토리지 노드 콘택 플러그와 연결되는 스토리지 노드 전극을 형성하는 단계;를 포함한다.

4. 发明公开

KR1020060057164A 반도체 소자의 캐패시터 형성방법 无效
公开(公告)号：KR1020060057164A
公开(公告)日：2006-05-26
申请号：KR1020040096236
申请日：2004-11-23
申请人： 에스케이하이닉스 주식회사
发明人： 최동구
IPC分类号： H01L27/108
CPC分类号： H01L28/91 , H01L21/31111 , H01L27/10852
摘要： 본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 콘택이 구비된 반도체기판을 제공하는 단계; 상기 반도체기판 상에 제1질화막과 제1TEOS 산화막을 차례로 증착하는 단계; 상기 제1질화막을 식각정지막으로 이용해서 상기 제1TEOS 산화막을 식각하여 제1콘택홀을 형성하는 단계; 상기 제1콘택홀을 SOG막으로 매립하는 단계; 상기 결과물 전면 상에 제2질화막과 제2TEOS 산화막을 차례로 증착하는 단계; 상기 제2질화막을 식각정지막으로 이용해서 SOG막 상부의 제2TEOS 산화막 부분을 식각하여 제2콘택홀을 형성하는 단계; 상기 제2질화막을 식각하여 SOG막을 노출시키는 단계; 상기 노출된 SOG막을 습식식각으로 제거하는 단계; 상기 SOG막이 제거되어 노출된 제1질화막을 식각하여 스토리지 노드 콘택을 노출시키는 제3콘택홀을 형성하는 단계; 상기 제3콘택홀 표면 상에 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.

5. 发明公开

KR1020060008431A 반도체 소자의 금속배선 형성방법 无效
公开(公告)号：KR1020060008431A
公开(公告)日：2006-01-26
申请号：KR1020040057299
申请日：2004-07-22
申请人： 에스케이하이닉스 주식회사
发明人： 임병혁 , 최동구
IPC分类号： H01L21/3205
CPC分类号： H01L21/76814 , H01L21/31116 , H01L21/76802 , H01L21/76877
摘要： 본 발명은 금속배선 형성시 갭필(Gap-Fill) 마진을 확보하여 매립불량으로 인한 보이드(Void) 형성을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명은 비트라인이 형성된 반도체 기판을 제공하는 단계; 상기 비트라인을 포함한 기판 결과물 상에 하드마스크막과 층간절연막 및 식각정지용 질화막을 차례로 형성하는 단계; 상기 식각정지용 질화막 상에 스토리지 노드용 산화막을 형성하는 단계; 상기 스토리지 노드용 산화막, 식각정지용 질화막, 층간절연막 및 하드마스크막을 건식 식각하여 비트라인 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 식각정지용 질화막의 높은 식각선택비를 이용하여 콘택홀 하부의 면적을 증가시켜 후속의 금속배선 공정에서 갭필 마진을 확보하기 위해 콘택홀 표면에 플라즈마 처리를 실시하는 단계; 상기 콘택홀 표면에 베리어 금속막을 증착하는 단계; 및 상기 베리어 금속막 상에 배선용 금속막을 증착하는 단계를 포함하는 것을 특징으로 한다.

6. 发明公开

KR1020060001149A 캐패시터 및 그 제조 방법 无效
标题翻译：电容器及其制造方法
公开(公告)号：KR1020060001149A
公开(公告)日：2006-01-06
申请号：KR1020040050187
申请日：2004-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 최동구 , 권일영
IPC分类号： H01L27/108
CPC分类号： H01L27/10814 , H01L27/10855 , H01L28/60 , H01L28/91
摘要： 본 발명은 PSG와 TEOS의 이중 스토리지노드산화막을 이용한 캐패시터 형성 공정에서 발생하는 하부전극간 브릿지를 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀을 채우는 스토리지노드콘택채움막을 형성하는 단계, 상기 스토리지노드콘택채움막 상에 식각멈춤막과 스토리지노드산화막(TEOS)을 적층하는 단계, 상기 스토리지노드산화막을 식각하여 제1오프닝을 형성하는 단계, 상기 제1오프닝 아래의 식각멈춤막을 식각하는 단계, 상기 스토리지노드콘택채움막을 선택적으로 제거하여 상기 제1오프닝을 포함하는 제2오프닝을 형성하는 단계, 및 상기 제 2오프닝의 내부에 실린더 형태로 형성된 스토리지노드콘택플러그를 겸하는 하부전극을 형성하는 단계를 포함하고, 이와 같이 모세관현상을 유발하는 PSG를 사용하지 않으므로써 캐패시터간 브릿지를 방지할 수 있는 효과가 있고, 하드마스크패턴과 PSG를 도입하지 않으므로써 공정 단순화를 구현하여 제품의 원가를 절감할 수 있는 효과가 있다.
캐패시터, SOG, PSG, TEOS, 브릿지, 오프닝

7. 发明公开

KR1020060001148A 적층형 스토리지노드와 실린더형 스토리지노드를 구비한캐패시터의 제조 방법 无效
标题翻译：使用堆叠储存器和气瓶存储节点制作电容器的方法
公开(公告)号：KR1020060001148A
公开(公告)日：2006-01-06
申请号：KR1020040050186
申请日：2004-06-30
申请人： 에스케이하이닉스 주식회사
发明人： 최동구
IPC分类号： H01L21/8242 , H01L27/108
CPC分类号： H01L27/10855 , H01L21/76897 , H01L28/91
摘要： 본 발명은 적층형 스토리지노드와 실린더형 스토리지노드를 병행함에 따른 복잡한 공정을 단순화시킬 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 플러그를 형성하는 단계, 상기 플러그 상부에 제1절연막, 식각배리어막 및 제2절연막을 차례로 형성하는 단계, 상기 제2절연막, 식각배리어막 및 제1절연막을 순차적으로 식각하여 제1오프닝을 형성하는 단계, 상기 제1오프닝 내부에 스토리지노드콘택플러그와 적층형 스토리지노드의 적층을 형성하는 단계, 상기 적층형 스토리지노드를 포함한 전면에 제3절연막을 형성하는 단계, 상기 제3절연막을 식각하여 제2오프닝을 형성하는 단계, 상기 제2오프닝의 내부에 실린더형 스토리지노드를 형성하는 단계, 상기 제3절연막과 상기 제2절연막을 선택적으로 습식식각� �는 단계, 및 상기 실린더형 스토리지노드 상부에 유전막과 플레이트전극을 차례로 형성하는 단계를 포함하고, 이와 같은 본 발명은 스토리지노드콘택플러그 형성시에 적층형 스토리지노드를 동시에 형성해주므로써 마스크 및 식각공정을 생략할 수 있어 공정 단순화를 통한 원감절감 효과를 얻을 수 있다.

스토리지노드, 적층형, 실린더형, 마스크, 스토리지노드콘택플러그

8. 发明公开

KR1020050119433A 반도체소자의 패턴 형성방법 失效
标题翻译：一种形成半导体器件的精细图案的方法
公开(公告)号：KR1020050119433A
公开(公告)日：2005-12-21
申请号：KR1020040044523
申请日：2004-06-16
申请人： 에스케이하이닉스 주식회사
发明人： 권일영 , 최동구
IPC分类号： H01L21/027
CPC分类号： H01L21/0273 , G03F7/40 , H01L21/3085
摘要： 본 발명은 반도체소자의 패턴 형성방법에 관한 것으로, CF 계 플라즈마를 이용한 건식식각 공정시 감광막패턴의 디포메이션을 방지할 수 있도록 하기 위하여, 피식각층 상에 형성된 감광막패턴 표면을 환원성 가스로 처리하여 표면에 표면 변화층을 형성하고 CF 계 플라즈마를 이용하여 건식식각함으로써 상기 감광막패턴의 디포메이션없이 예정된 만큼 피식각층을 식각할 수 있도록 하여 공정을 단순화시키고 그에 따른 생산단가를 절감해 반도체소자의 생산성을 향상시키며 그에 따른 반도체소자의 특성, 수율 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

9. 发明公开

KR1020050064320A 반도체 소자의 콘택홀 형성방법 无效
公开(公告)号：KR1020050064320A
公开(公告)日：2005-06-29
申请号：KR1020030095678
申请日：2003-12-23
申请人： 에스케이하이닉스 주식회사
发明人： 남기원 , 최동구
IPC分类号： H01L21/28
摘要： 본 발명은 콘택 저항을 안정화 시키는 반도체 소자의 콘택홀 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하부구조를 갖고 있는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 하부 금속배선용 알루미늄막, TiN막 및 SiON막, HSQ막, 실리콘 성분이 함유된 산화막 및 콘택홀 형성 영역을 한정하는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하고, 상기 SiON막을 식각 정지막으로 이용하여 상기 실리콘 성분이 함유된 산화막 및 상기 HSQ막을 식각하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 TiN막이 노출되는 시점까지 상기 SiON막을 식각하여 콘택홀을 형성하는 단계; 상기 감광막패턴을 제거하는 단계; 및 상기 콘택홀을 포함한 상기 결과물 상에 Ti막을 증착하는 단계를 포함한다.

10. 发明授权

KR100479812B1 반도체소자의 콘택 형성방법 失效
标题翻译：一种用于形成半导体器件的接触的方法
公开(公告)号：KR100479812B1
公开(公告)日：2005-03-31
申请号：KR1020020087189
申请日：2002-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 최동구 , 최봉호
IPC分类号： H01L21/28
摘要： 본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히
반도체소자의 고집적화에 따른 비트라인 간의 좁은 폭으로 인하여 상기 비트라인 간에 형성되는 저장전극 콘택 플러그를 형성하기 어려운 문제점을 해결하기 위하여,
단차피복성이 우수한 절연막으로 비트라인 절연막을 형성하되, 종래보다 얇게 형성하고 후속 공정인 저장전극 콘택 공정시 단차피복성이 나쁜 절연막을 사실상 비트라인의 측벽인 저장전극 콘택홀의 측벽에 스페이서를 형성함으로써 비트라인 간을 통한 저장전극 콘택 마진을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하는 기술이다.

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