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1. 发明公开

KR1020170034524A 초기화 신호 생성 장치 및 이를 이용하는 비휘발성 메모리 장치 审中-实审
标题翻译：初始化信号发生装置及使用其的非易失性存储装置
公开(公告)号：KR1020170034524A
公开(公告)日：2017-03-29
申请号：KR1020150132888
申请日：2015-09-21
申请人： 에스케이하이닉스 주식회사
发明人： 이현철
IPC分类号： G11C16/20 , G11C16/30 , G11C7/20
CPC分类号： H03K17/223
摘要： 초기화신호생성장치는비휘발성메모리장치의초기화신호의상태에따라외부전압및 내부전압중 하나를모니터링하여초기화신호를생성할수 있다. 상기초기화신호생성장치는초기화신호가디스에이블된이후에상기내부전압을모니터링하도록구성되므로, 상기초기화신호생성장칭및 비휘발성메모리장치의소모전력을감소시킬수 있다.
摘要翻译：初始化信号发生器可以通过根据非易失性存储器件的初始化信号的状态监视外部电压和内部电压中的一个来产生初始化信号。由于初始化信号发生器被配置为在初始化信号被使能之后监视内部电压，因此可以减小非易失性存储器件的初始化信号生成长度和功耗。

2. 发明公开

KR1020150048391A 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치 审中-实审
标题翻译：半导体存储器件和包括其的数据存储器件
公开(公告)号：KR1020150048391A
公开(公告)日：2015-05-07
申请号：KR1020130128382
申请日：2013-10-28
申请人： 에스케이하이닉스 주식회사
发明人： 이현철
IPC分类号： G11C5/14 , G11C7/00
CPC分类号： G11C5/148
摘要： 본기술은반도체메모리장치에관한것으로, 더욱상세하게는칩 선택신호에따라서안정적으로절전모드로진입할수 있는반도체메모리장치및 그것을포함하는데이터저장장치에관한것이다. 상기반도체메모리장치는메모리셀 어레이; 상기메모리셀 어레이의제어동작에사용될전압을발생하도록구성된전압발생기; 및외부장치로부터제공된칩 선택신호에따라상기전압발생기를활성화시키거나비활성화시키기위한절전신호를상기전압발생기로제공하도록구성된제어로직을포함한다. 상기제어로직은상기칩 선택신호를지연시키고, 지연된칩 선택신호에근거하여상기절전신호를생성하도록구성된지연블럭을포함한다.
摘要翻译：本发明涉及一种半导体存储器件。更具体地说，本发明涉及：能够根据芯片选择信号稳定地进入省电模式的半导体存储装置; 以及包括该数据存储装置的数据存储装置。半导体存储器件包括：存储单元阵列; 形成为产生用于电池阵列的控制操作的电压的电压发生器; 以及控制逻辑，其根据从外部设备提供的芯片选择信号，向电压发生器提供用于激活或去激活电压发生器的功率节省信号。控制逻辑包括延迟块，其延迟芯片选择信号并基于延迟的芯片选择信号产生功率节省信号。

3. 发明公开

KR1020140029706A 집적 회로 및 그의 동작 방법 无效
标题翻译：集成电路及其工作方法
公开(公告)号：KR1020140029706A
公开(公告)日：2014-03-11
申请号：KR1020120095044
申请日：2012-08-29
申请人： 에스케이하이닉스 주식회사
发明人： 장채규 , 왕종현 , 이현철 , 남종기
IPC分类号： G11C5/14
CPC分类号： G05F1/10 , G11C5/147
摘要： The present invention relates to an integrated circuit with various operation modes. Provided is the integrated circuit which includes: an active internal voltage generating unit which generates an active voltage in an active operation section and outputs the generated voltage as an internal voltage; a first standby internal voltage generating unit which generates a first standby voltage in the beginning of a standby operation section and outputs the generated voltage as the internal voltage; and a second standby internal voltage generating unit which generates a second standby voltage in the standby operation section and outputs the generated voltage as the internal voltage.
摘要翻译：本发明涉及具有各种操作模式的集成电路。提供的集成电路包括：有源内部电压产生单元，其在有源操作部分中产生有效电压并将所产生的电压作为内部电压输出; 第一待机内部电压产生单元，其在待机操作部分的起始处产生第一待机电压，并将所产生的电压作为内部电压输出; 以及第二待机内部电压产生单元，其在待机操作部分中产生第二待机电压并输出所产生的电压作为内部电压。

4. 发明授权

KR101215643B1 반도체 소자의 매몰 워드라인 형성 방법 有权
标题翻译：半导体器件掩埋字线的制作方法
公开(公告)号：KR101215643B1
公开(公告)日：2012-12-26
申请号：KR1020100110742
申请日：2010-11-09
申请人： 에스케이하이닉스 주식회사
发明人： 이현철 , 김태한 , 박상희
IPC分类号： H01L21/8242 , H01L27/108
摘要： 반도체기판에리세스홈(recess trench)을형성하고, 산화물층을형성하고, 리세스홈을채우는금속층으로형성한다. 금속층에대한식각가스및 헬륨(He) 가스, 산소(O) 가스의플라즈마(plasma)를이용하여금속층을에치백(etch back)하여매몰워드라인을형성하는반도체소자의매몰워드라인형성방법을제시한다.

5. 发明公开

KR1020110044406A 다층 배선 구조의 반도체 장치 및 그 제조 방법 失效
标题翻译：具有多层布线结构的半导体装置及其制造方法
公开(公告)号：KR1020110044406A
公开(公告)日：2011-04-29
申请号：KR1020090101051
申请日：2009-10-23
申请人： 에스케이하이닉스 주식회사
发明人： 한기현 , 이현철 , 이현민
IPC分类号： H01L23/48 , H01L21/60
CPC分类号： H01L2924/0002 , H01L2924/00
摘要： PURPOSE: A semiconductor device which includes a multilayer wiring structure and manufacturing method thereof are provided to wire a semiconductor device on a layer which is not adjacent to the semiconductor device to prevent unnecessary layers from being stacked, thereby saving manufacturing costs. CONSTITUTION: At least one semiconductor device is formed on a first layer(201). A first metal wire(209) is electrically connected to the junction area of the semiconductor device on a second layer. A third layer is insulated from the first metal wire on the second layer. A second metal wire(223) is electrically connected to the junction area on the third layer. A plurality of plugs(205,207) is formed the junction area between the first and second layers.
摘要翻译：目的：提供一种包括多层布线结构的半导体器件及其制造方法，用于将半导体器件连接在不与半导体器件相邻的层上，以防止不必要的层堆叠，从而节省制造成本。构成：在第一层（201）上形成至少一个半导体器件。第一金属线（209）电连接到第二层上的半导体器件的接合区域。第三层与第二层上的第一金属线绝缘。第二金属线（223）电连接到第三层上的接合区域。多个插头（205,207）形成在第一和第二层之间的接合区域。

6. 发明公开

KR1020110035769A 반도체 소자의 콘택홀 형성 방법 无效
标题翻译：半导体器件接触孔的制造方法
公开(公告)号：KR1020110035769A
公开(公告)日：2011-04-06
申请号：KR1020090093602
申请日：2009-09-30
申请人： 에스케이하이닉스 주식회사
发明人： 이현철 , 한기현
IPC分类号： H01L21/28
CPC分类号： H01L21/76897 , H01L21/76865
摘要： PURPOSE: A contact hole forming method of a semiconductor device is provided to improve the manufacturing yield rate and the operation reliability by completely burying the inside of the contact hole during the plug forming process after forming the contact hole. CONSTITUTION: A phase shift material layer is formed on a semiconductor substrate(201). An upper electrode(203) is formed to touch the phase shift material layer. A first hard mask(205) is formed on the upper electrode. A second inter-layer insulation layer(209) is formed on the overall structure. A second hard mask(211) is formed on the second inter-layer insulation layer.
摘要翻译：目的：提供一种半导体器件的接触孔形成方法，用于通过在形成接触孔之后的插塞形成过程中完全埋入接触孔内部来提高制造成品率和操作可靠性。构成：在半导体衬底（201）上形成相移材料层。形成上电极（203）以接触相移材料层。第一硬掩模（205）形成在上电极上。在整个结构上形成第二层间绝缘层（209）。在第二层间绝缘层上形成第二硬掩模（211）。

7. 发明公开

KR1020110024489A 반도체소자의 퓨즈 형성방법 失效
标题翻译：用于在半导体器件中制造保险丝的方法
公开(公告)号：KR1020110024489A
公开(公告)日：2011-03-09
申请号：KR1020090082511
申请日：2009-09-02
申请人： 에스케이하이닉스 주식회사
发明人： 이현철 , 이현민
IPC分类号： H01L21/82
CPC分类号： H01L23/5258
摘要： PURPOSE: A method for forming a fuse of a semiconductor device is provided to improve the etch uniformity of a wafer by controlling the loss of interlayer dielectric layers under a fuse. CONSTITUTION: A first etch stop layer and a second etch stop layer are formed on a first interlayer dielectric layer. A second wiring with a second interlayer dielectric layer is formed between the first and second etch stop layers. A third interlayer dielectric layer(48) is formed on the second etch stop layer. A pad and a fuse are formed on the third interlayer dielectric layer. A first protection layer and a second protection layer are successively formed on the upper side including the pad and the fuse. A pad open unit(54) and a fuse opening unit(55) are simultaneously formed by etching the first and second protection layers. A third interlayer dielectric layer is etched under the fuse open unit to stop the etching on the second etch stop layer.
摘要翻译：目的：提供一种用于形成半导体器件的熔丝的方法，以通过控制保险丝下面的层间电介质层的损耗来改善晶片的蚀刻均匀性。构成：第一蚀刻停止层和第二蚀刻停止层形成在第一层间介质层上。在第一和第二蚀刻停止层之间形成具有第二层间介质层的第二布线。在第二蚀刻停止层上形成第三层间介质层（48）。在第三层间电介质层上形成焊盘和熔丝。在包括焊盘和保险丝的上侧上依次形成第一保护层和第二保护层。通过蚀刻第一和第二保护层同时形成焊盘打开单元（54）和保险丝打开单元（55）。在保险丝打开单元下方蚀刻第三层间电介质层以停止在第二蚀刻停止层上的蚀刻。

8. 发明授权

KR100884586B1 클럭버퍼 失效
标题翻译：时钟缓冲器
公开(公告)号：KR100884586B1
公开(公告)日：2009-02-19
申请号：KR1020020042381
申请日：2002-07-19
申请人： 에스케이하이닉스 주식회사
发明人： 이현철
IPC分类号： G06F1/04
摘要： 본 발명은 입력되는 클럭인에이블신호와 클럭신호의 천이시점에 상관없이 안정적으로 클럭신호를 출력할 수 있는 클럭버퍼를 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 클럭신호를 입력받아 버퍼링하기 위한 입력버퍼부; 및 상기 클럭신호가 제1 레벨인 구간에서 클럭인에이블 신호를 래치하고, 상기 클럭신호가 제2 레벨인 구간에서 래치된 상기 클럭인에이블 신호를 상기 입력버퍼부의 인에이블 신호로서 출력하기 위한 래치부를 구비하며, 상기 래치부는, 상기 클럭신호가 상기 제1 레벨일 때에 상기 클럭인에이블 신호를 래치하기 위한 제1 래치; 및 상기 클럭신호가 상기 제1 레벨일 때에는 상기 제1 래치에 래치된 상기 클럭인에이블 신호의 입력을 차단하고, 상기 클럭신호가 상기 제2 레벨일 때에 상기 제1 래치에 래치된 상기 클럭인에이블 신호를 래치하여 상기 인에이블 신호로서 출력하기 위한 제2 래치를 구비하는 것을 특징으로 하는 클럭버퍼가 제공된다.
클럭, 펄스, 래치, 인에이블, 버퍼.

9. 发明授权

KR100500920B1 전압레벨 쉬프터 失效
标题翻译：电压电平转换器
公开(公告)号：KR100500920B1
公开(公告)日：2005-07-14
申请号：KR1020030050689
申请日：2003-07-23
申请人： 에스케이하이닉스 주식회사
发明人： 이현철
IPC分类号： H03K19/0175
摘要： 본 발명은 고속으로 동작할 수 있는 전압레벨 쉬프터를 제공하기 위한 것으로, 이를 위한 본 발명으로 제1 풀업 드라이버 및 제1 풀다운 드라이버를 구비하며, 작은 스윙폭을 갖는 입력신호를 상대적으로 큰 스윙폭을 갖는 신호로 변화하기 위한 레벨 변화수단; 상기 레벨 변환 수단의 출력단을 추가적으로 풀업 구동하기 위한 제2 풀업 드라이버; 상기 레벨 변환수단의 출력단을 추가적으로 풀다운 구동하기 위한 제2 풀다운 드라이버; 상기 입력신호의 천이 구간에서 상기 제2 풀업 드라이버를 인에이블 시키기 위한 풀업 제어 수단; 및 상기 입력신호의 천이 구간에서 상기 제2 풀다운 드라이버를 인에이블 시키기 위한 풀다운 제어 수단을 구비하는 전압레벨 쉬프터를 제공한다.

10. 发明公开

KR1020050011542A 전압레벨 쉬프터 失效
标题翻译：电压水平变换器，具有升压和下拉驱动器，选择性地在输入信号的过渡期驱动
公开(公告)号：KR1020050011542A
公开(公告)日：2005-01-29
申请号：KR1020030050689
申请日：2003-07-23
申请人： 에스케이하이닉스 주식회사
发明人： 이현철
IPC分类号： H03K19/0175
CPC分类号： H03K19/01721 , H03K19/018521
摘要： PURPOSE: A voltage level shifter is provided to accelerate the operational speed of the voltage level shifter by 10 percent by adding pull-up and pull-down drivers which are driven only at transition periods of an input signal. CONSTITUTION: A voltage level shifter includes a level changer(10), a second pull-up driver(PM3), a second pull-down driver(NM3), a pull-up controller(30), and a pull-down controller(31). The level changer includes a first pull-down driver and a first pull-up driver and converts an input signal having small variation to a signal having wider variation. The second pull-up driver pulls up an output node of the level changer. The second pull-down driver pulls down the output node of the level changer. The pull-up controller enables the second pull-up driver at a transition interval of an input signal. The pull-down controller enables the second pull-down driver at the transition interval of the input signal.
摘要翻译：目的：提供一个电压电平转换器，通过添加仅在输入信号的转换周期驱动的上拉和下拉驱动器，将电压电平移位器的运行速度加速10％。构成：电压电平移位器包括电平变换器（10），第二上拉驱动器（PM3），第二下拉驱动器（NM3），上拉控制器（30）和下拉控制器 31）。电平变换器包括第一下拉驱动器和第一上拉驱动器，并将具有较小变化的输入信号转换为具有较宽变化的信号。第二个上拉驱动器拉出电平转换器的输出节点。第二个下拉驱动程序拉低电平转换器的输出节点。上拉控制器使得第二上拉驱动器处于输入信号的转变间隔。下拉控制器使第二个下拉驱动器处于输入信号的转换间隔。

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