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1. 发明公开

KR1019990057794A 직병렬 방식을 이용한 마이크로프로세서의 데이터송수신 방법 有权
标题翻译：一种使用串行并行方法发送和接收微处理器数据的方法
公开(公告)号：KR1019990057794A
公开(公告)日：1999-07-15
申请号：KR1019970077873
申请日：1997-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 박성구
IPC分类号： G06F13/38
摘要： 본 발명은 컴퓨터에서 CPU로 사용되는 마이크로프로세서의 시리얼 버스(serial bus)를 운영한 데이터 송수신 방법에 관한 것으로서, 특히 마이크로프로세서에서 병렬식으로 데이터를 처리할 때 야기되는 핀수의 한계를 극복하기 위해서 데이터를 직병렬 방식으로 처리하기 위한 방법에 관한 것이다. 마이크로프로세서가 고성능화 되어 감에 따라서 한번에 처리하는 데이터의 숫자가 점차 늘어가는데 반해 패키지의 핀수를 늘려가는 데는 한계가 있으므로 이를 극복하기 위해서 데이터를 종래의 완전 병렬 방식으로 전송하던 것을 직병렬 방식으로 전송하므로 제한된 패키지 핀으로도 확장된 데이터를 처리하는 것이 가능해 졌다. 즉, 일시에 처리하는 데이터 크기인 n 비트를 n의 인수인 일정한 크기의 값(m)으로 나누어서 일회에 m 비트씩 n/m 회에 걸쳐서 병렬 방식 및 직렬 방식을 함께 사용하여 송수신하는 것이 가능하다. 여기서 마이크로프로세서의 데이터 송수신을 위한 외부 패키지 핀수는 m 으로 사용이 가능하며, 상기 마이크로프로세서가 데이터 버스와 어드레스 버스를 공유하고 어드레스 버스의 크기가 데이터 버스의 크기보다 작을 때 m을 어드레스 버스의 크기와 같거나 크게하는 것이 가능하다.

2. 发明授权

KR100262665B1 메모리 컨트롤러 구동 방법 失效
标题翻译：一种用于驱动存储器控制器的方法
公开(公告)号：KR100262665B1
公开(公告)日：2000-08-01
申请号：KR1019970060519
申请日：1997-11-17
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 차욱진
IPC分类号： G06F12/08
摘要： PURPOSE: A method for driving a memory controller is provided to utilize a cache memory in a microprocessor as a main memory in case that the microprocessor is used for controlling a system. CONSTITUTION: A cache/memory bit of a system control register in the microprocessor is checked(31). If the cache/memory bit represents '1', that is, the cache memory is used as the main memory, it is determined whether an address exists in an area of the cache memory(32). If the address does not exist in the area thereof, data is fetched from an external memory module(34). The data is fetched from the cache memory in case that the address exists in the area thereof(33). If the cache/memory bit represents '0', that is, the cache memory is used as its own purpose, it is determined whether a cache hit occurs(35).
摘要翻译：目的：提供一种用于驱动存储器控制器的方法，以在微处理器用于控制系统的情况下将微处理器中的高速缓冲存储器用作主存储器。构成：检查微处理器中系统控制寄存器的缓存/存储器位（31）。如果缓存/存储器位表示“1”，即将高速缓冲存储器用作主存储器，则确定高速缓冲存储器（32）的区域中是否存在地址。如果该地址不存在，则从外部存储器模块（34）取出数据。在地址存在于其区域的情况下，从高速缓冲存储器取出数据（33）。如果缓存/存储器位表示“0”，即高速缓冲存储器用作其自身目的，则确定是否发生高速缓存命中（35）。

3. 发明授权

KR100257750B1 메모리 겸용 캐시 失效
标题翻译：与存储器组合的缓存
公开(公告)号：KR100257750B1
公开(公告)日：2000-06-01
申请号：KR1019970060520
申请日：1997-11-17
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 이성식
IPC分类号： G06F12/08
摘要： PURPOSE: A cache capable of a memory is provided to maximize an application of a cache by adding least control circuit to an n-way cache structure, and by using the cache as a main memory. CONSTITUTION: A tag register(64) of a way 0(60) is set as '0'. A tag register(65) of a way 1(61) is set as '1'. A tag register(66) of a way 2(62) is set '2'. A tag register(67) of a way 3(63) is set as '3'. Valid bit registers(68,69,70,71) of each way are respectively set as '1'. A 4-way cache memory is operated as a main memory. If a mapping address start point is changed into another address instead of 0 address, tag registers values are appropriately set.
摘要翻译：目的：提供能够存储存储器的高速缓存，以通过向n路缓存结构添加最少控制电路以及通过使用高速缓存作为主存储器来最大化高速缓存的应用。构成：方式0（60）的标签寄存器（64）被设置为“0”。方式1（61）的标签寄存器（65）被设置为'1'。方式2（62）的标签寄存器（66）被设置为“2”。方式3（63）的标签寄存器（67）被设置为'3'。各路有效位寄存器（68,69,70,71）分别设置为1。 4路高速缓存存储器作为主存储器运行。如果映射地址起始点被改变为另一个地址而不是0地址，则标签寄存器值被适当地设置。

4. 发明公开

KR1019990003928A 8X196 마이크로콘트롤러용 인터럽트 우선순위 결정 장치 无效
标题翻译：用于8X196微控制器的中断优先器件
公开(公告)号：KR1019990003928A
公开(公告)日：1999-01-15
申请号：KR1019970027891
申请日：1997-06-26
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 안문원
IPC分类号： G06F9/22
摘要： 1. 청구범위에 기재된 발명이 속한 기술분야
마이크로콘트롤러.
2. 발명이 해결하고자 하는 기술적 과제
인터럽트 서비스 완료에 걸리는 시간을 크게 줄이고, 그러면서도 최소한의 하드웨어를 사용하여 전체 MCU 칩 크기에 거의 영향을 미치지 않는 범위에서 우선 순위 알고리즘을 구현할 8X196 마이크로콘트롤러용 인터럽트 우선 순위 결정 장치를 제공하고자 함.
3. 발명의 해결 방법의 요지
8X196의 인터럽트 우선 순위 결정 알고리즘을 인터럽트 요청인지 회로, 인터럽트 우선 순위 결정 회로의 디지털 논리회로로 구현하여 하드웨어적 부담이 전혀 없이 논리회로만을 통과하면 가장 높은 우선 순위의 인터럽트 번호가 생성되도록 하여 수행 시간이 1 상태시간 미만인, 최소한의 하드웨어로 최대의 동작 속도를 얻을 수 있는 8X196 마이크로콘트롤러용 인터럽트 우선 순위 결정 장치를 제공하고자 함.
4. 발명의 중요한 용도
8X196 마이크로콘트롤러 호환용칩 설계에 이용됨.

5. 发明公开

KR1019970049618A 씨이크형 마이크로프로세서를 위한 예외 처리 루틴 결정 방법 失效
标题翻译：如何确定缓存型微处理器的异常处理例程
公开(公告)号：KR1019970049618A
公开(公告)日：1997-07-29
申请号：KR1019950062117
申请日：1995-12-28
申请人： 에스케이하이닉스 주식회사
发明人： 원나라
IPC分类号： G06F13/00 , G06F9/38
摘要： 본 발명은 예외 사건 인코딩 레지스터(1), 점프 타겟 롬(2)을 구비하는 씨이크형 마이크로프로세서를 제어하기 위한 제어 방법 중 예외 처리 루틴 결정 방법에 있어서, 발생 가능한 예외 사건과 처리 루틴을 결정하는 정보를 인코딩하여 상기 예외 사건 인코딩 레지스터에 저장하는 제1단계; 상기 각 예외 사건들을 위한 처리루틴의 시작 주소를 상기 점프 타겟 롬에 저장하는 제2단계; 및 예외 사건 발생시에는 예외 사건의 인코딩 값을 결정한 후, 이것을 상기 점프 타겟 롬의 인덱스로 사용하여 처리 루틴을 결정하는 제3단계를 포함하는 것을 특징으로 하는 씨이크형 마이크로프로세서를 위한 예외 처리 루틴 결정 방법에 관한 것으로, 하드웨어적으로 예외 사건 처리 루틴을 결정하도록 할 수 있어, 예외 처리의 수행 속도를 향상시킬 수 있도록 한 것이다.

6. 发明授权

KR100265362B1 직병렬 방식을 이용한 마이크로프로세서의 데이터송수신 방법 有权
标题翻译：在微处理器中传输和接收数据并且并行的方法
公开(公告)号：KR100265362B1
公开(公告)日：2000-09-15
申请号：KR1019970077873
申请日：1997-12-30
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 박성구
IPC分类号： G06F13/38
CPC分类号： G06F13/4018
摘要： PURPOSE: A data transceiving method of a microprocessor using a serial/parallel method is provided to process a large capacity data using less pins by improving the construction that the current microprocessor data bus and address bus are implemented based on parallel bus methods and introducing a serial bus method into a parallel bus method. CONSTITUTION: An MDR operates as a complete parallel method MDR. In the serial/parallel method, it is impossible to carry a data of an MDR on a bus at one time, a m-number of shift registers is needed. The number of bits of each shift register is determined based on n/m. The data of the MDR is divided by m and is inputted into each shift register. The LSB 4-bits of the MDR is inputted into the LSB bit, namely, 0-th bit four MDSR(Memory Data Shift Register). The next 4-bit is inputted into a 1st bit of four MDSR. The contents of MDR is stored in the MDSR. The data are transferred from 0-th bit of the MDSR using a shift function of the MDSR, and the data are transferred by am-bit at every period of the system clock signal. When reading the data, the date signal from the memory module is carried on the A/D bus and are sequentially inputted into the MDSR and are loaded into the MSR. Since the MDR and MDSR are formed of a hardware, an additional hardware is not needed.
摘要翻译：目的：提供使用串行/并行方式的微处理器的数据收发方法，通过改进基于并行总线方法实现当前微处理器数据总线和地址总线的结构，并使用串行/并行方法引入串行/并行方法总线方式成并行总线方式。构成：MDR作为一种完整的并行方法MDR。在串行/并行方式中，不可能一次在总线上携带MDR的数据，需要m个移位寄存器。每个移位寄存器的位数根据n / m确定。将MDR的数据除以m并输入到每个移位寄存器。 MDR的LSB 4位输入LSB位，即第0位四位MDSR（存储器数据移位寄存器）。接下来的4位输入到四位MDSR的第1位。 MDR的内容存储在MDSR中。使用MDSR的移位功能从MDSR的第0位传送数据，并且数据在系统时钟信号的每个周期通过am位传输。当读取数据时，来自存储器模块的日期信号在A / D总线上承载，并被顺序地输入到MDSR中并被加载到MSR中。由于MDR和MDSR由硬件组成，因此不需要额外的硬件。

7. 实用新型

KR200182184Y1 메모리 겸용 캐시 失效
公开(公告)号：KR200182184Y1
公开(公告)日：2000-06-01
申请号：KR2019970032596
申请日：1997-11-18
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 박성구
IPC分类号： G06F12/08
摘要： 본 고안은 직접 사상 캐시 구조에서 최소한의 제어 회로만을 추가하여 캐시를 메인 메모리로도 이용할 수 있어, 캐시의 활용을 극대화할 수 있는 직접 사상 캐시 구조의 메모리 겸용 캐시를 제공하기 위한 것으로, 이를 위해 본 고안은 종래의 직접 사상 캐시 구조에 마이크로프로세서 자체 하드웨어를 제어하기 위한 시스템 플래그의 저장수단에 저장되어 있는 마이크로프로세서의 캐시 수행 동작을 나타내는 캐시/메모리 비트에 응답하여, 캐시가 메인 메모리로서 동작할때는 캐시 메모리 매핑 시작 주소의 태그값을 선택하여 태그 레지스터를 세팅하고, 캐시가 캐시 자체로서 동작할 때는 주소 버스에 실린 값을 선택하여 태그 레지스터를 세팅하는 선택 수단을 더 포함하여 구성되며, 캐시가 메인 메모리로서 동작할 때 각 유효 비트 레지스터를 모두 유효한 것으로 세팅하여 내부 캐시를 메인 메모리로 활용할 수 있도록 한다.

8. 实用新型

KR2019990019299U 메모리 겸용 캐시 失效
标题翻译：内存共享缓存
公开(公告)号：KR2019990019299U
公开(公告)日：1999-06-15
申请号：KR2019970032596
申请日：1997-11-18
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 박성구
IPC分类号： G06F12/08
摘要： 본 고안은 직접 사상 캐시 구조에서 최소한의 제어 회로만을 추가하여 캐시를 메인 메모리로도 이용할 수 있어, 캐시의 활용을 극대화할 수 있는 직접 사상 캐시 구조의 메모리 겸용 캐시를 제공하기 위한 것으로, 이를 위해 본 고안은 종래의 직접 사상 캐시 구조에 마이크로프로세서 자체 하드웨어를 제어하기 위한 시스템 플래그의 저장수단에 저장되어 있는 마이크로프로세서의 캐시 수행 동작을 나타내는 캐시/메모리 비트에 응답하여, 캐시가 메인 메모리로서 동작할때는 캐시 메모리 매핑 시작 주소의 태그값을 선택하여 태그 레지스터를 세팅하고, 캐시가 캐시 자체로서 동작할 때는 주소 버스에 실린 값을 선택하여 태그 레지스터를 세팅하는 선택 수단을 더 포함하여 구성되며, 캐시가 메인 메모리로서 동작할 때 각 유효 비트 레지스터를 모두 유효한 것으로 세팅하여 내부 캐시를 메인 메모리로 활용할 수 있도록 한다.

9. 实用新型

KR2019990019298U 메모리 겸용 캐시 失效
公开(公告)号：KR2019990019298U
公开(公告)日：1999-06-15
申请号：KR2019970032595
申请日：1997-11-18
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 류지호
IPC分类号： G06F12/08
摘要： 본 고안은 연관 사상 캐시 구조에서 최소한의 제어 회로만을 추가하여 캐시를 메인 메모리로도 이용할 수 있어, 캐시의 활용을 극대화할 수 있는 연관 사상 캐시 구조의 메모리 겸용 캐시를 제공하기 위한 것으로, 이를 위해 본 고안은 종래의 연관 사상 캐시 구조에 마이크로프로세서 자체 하드웨어를 제어하기 위한 시스템 플래그의 저장수단에 저장되어 있는 마이크로프로세서의 캐시 수행 동작을 나타내는 캐시/메모리 비트에 응답하여, 캐시가 메인 메모리로서 동작할때는 미리 세팅된 캐시 메모리 매핑 영역의 주소값을 선택하여 태그 레지스터를 세팅하고, 캐시가 캐시 자체로서 동작할 때는 주소 버스에 실린 값을 선택하여 태그 레지스터를 세팅하는 다수개의 선택 수단을 더 포함하여 구성되며, 캐시가 메인 메모리로서 동작할 때 상기 각 유효 비트 레지스터를 모두 유효한 것으로 세팅하여 내부 캐시를 메인 메모리로서 활용할 수 있도록 한다.

10. 发明公开

KR1019990040196A 메모리 컨트롤러 구동 방법 失效
标题翻译：如何运行内存控制器
公开(公告)号：KR1019990040196A
公开(公告)日：1999-06-05
申请号：KR1019970060519
申请日：1997-11-17
申请人： 에스케이하이닉스 주식회사
发明人： 원나라 , 차욱진
IPC分类号： G06F12/08
摘要： 1. 청구범위에 기재된 발명이 속한 기술분야
마이크로프로세서
2. 발명이 해결하고자 하는 기술적 과제
마이크로프로세서가 시스템 제어용으로 사용될 경우 마이크로프로세서 내부 캐시를 메인 메모리로 활용할 수 있도록 하는 메모리 컨트롤러 구동 방법을 제공하고자 함.
3. 발명의 해결 방법의 요지
마이크로프로세서 내부에 존재하는 메모리 컨트롤러의 구동 방법에서 먼저, 캐시가 본래 캐시 기능으로 사용되는 지 아니면 메인 메모리로서의 기능을 수행하는 지를 시스템 제어 레지스터의 캐시/메모리 비트로서 확인한 후 각각에 맞는 알고리듬을 수행하는 마이크로프로세서 내부 캐시를 메인 메모리로 활용할 수 있도록 하는 메모리 컨트롤러 구동 방법을 제공하고자 함.
4. 발명의 중요한 용도
마이크로프로세서 및 마이크로컨트롤러 설계시 적용가능함.

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