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1. 发明授权

KR100337466B1 전이 제어되는 균형 부호화 스킴 失效
标题翻译：过渡控制平衡编码方案
公开(公告)号：KR100337466B1
公开(公告)日：2002-05-30
申请号：KR1020017008452
申请日：1997-03-25
申请人： 실리콘 이미지, 인크.
发明人： 이,경호 , 정,덕균
IPC分类号： H04L25/49
CPC分类号： H04L25/085 , H04L7/0008 , H04L25/03866 , H04L25/4915 , H04L2007/045 , H04N7/083 , H04N7/52 , H04N21/2368 , H04N21/4341
摘要： 본발명에서는데이터바이트의입력시퀀스로부터전이-제어되고 DC-균형된문자들의시퀀스를만드는방법및 장치가설명된다. 각데이터바이트내의비트는선택적으로보수화된데이터블록을제공하기위해각 데이터바이트내에서논리 '1' 신호의수에따라선택적으로보수화된다. 이어서, 문자로앞서부호화되고선택적으로보수화된데이터블록중 일부내에포함되는다른종류의논리값사이에서누적디스패리티가결정된다. 부가하여, 부호화중인선택적으로보수화된데이터블록중 현재의것과연관된후보문자에서현재의디스패리티가또한결정된다. 현재의디스패리티가누적디스패리티의제1 극성과반대되는극성이면, 후보문자는선택적으로보수화된데이터블록중 현재의것에지정된다. 다른방법으로, 현재의디스패리티가제1 극성이면, 후보문자의보수가선택적으로보수화된데이터블록중 현재의것에지정된다. 고-전이동작모드에서는이와같이선택적으로보수화된데이터블록각각이최소수를넘는논리적전이를포함하도록최소수보다적은수의논리 '1' 신호를포함하는데이터블록내의비트가선택적으로보수화된다. 저-전이동작모드에서는이와같이선택적으로보수화된데이터블록각각이최대수보다적은논리적전이를포함하도록선정된수보다많은수의논리 '1' 신호를갖는데이터블록내의비트가선택적으로보수화된다.
摘要翻译：这里描述了用于从输入数据字节序列创建一系列过渡控制和DC平衡字符的方法和设备。根据每个数据字节内的逻辑“1”信号的数量，每个数据字节中的位被选择性地保存以提供可选地保存的数据块。然后在不同类型的逻辑值之间确定累积差异，所述不同类型的逻辑值先前被编码为字符并且被包括在一些选择性保存的数据块中。另外，还确定与正被编码的当前一个选择性保留数据块相关联的候选字符中的当前差异。如果当前视差是与累积视差的第一极性相反的极性，则将候选字符分配给当前的一个选择性保存的数据块。或者，如果当前视差是第一极性，则将候选字符的补码分配给当前的选择性保存的数据块。操作以这种方式可选地在保守位数据的高过渡模式阻止包含少数逻辑“1”信号的比逻辑转换的最小数量，以包含多于每个的最小数量是任选的保守的数据块。操作的这种方式的低过渡模式在数据块中保守的数据块选择性比特大于预定数每一个都具有大量的逻辑“1”信号，以便包含除逻辑转换的最大数目更少的保守选择性。

2. 发明授权

KR100326213B1 고속고정밀위상동기루프 失效
标题翻译：高速，高精度的锁相环
公开(公告)号：KR100326213B1
公开(公告)日：2002-04-17
申请号：KR1019980708083
申请日：1997-04-04
申请人： 실리콘 이미지, 인크.
发明人： 이,경호 , 정,덕균
IPC分类号： H03L7/089
摘要： 위상 동기 루프는 차지 펌프, 전압 제어 발진기(VCO), 및 위상 주파수 검출기를 포함한다. 위상 주파수 검출기는 다이나믹 논리 회로 구조를 구비하고 있다. 위상 주파수 검출기는 VCO 클럭의 주파수를 변화시키는 전압 신호를 VCO에 제공하는 차지 펌프의 방향을 지정하는 업 및 다운 신호를 발생시킨다. 업 및 다운 신호간의 차는 기준 클럭 신호와 VCO 클럭간의 위상차를 표시한다. 위상 주파수 검출기는 각각 업 및 다운 신호를 발생하기 위한 업 및 다운 신호 발생기를 포함한다. 업 신호 발생기는 셋트 신호를 수신하기 위한 게이트를 구비한 제1의 p형 전계 효과 트랜지스터(FET), 제1의 p-FET의 드레인에 연결된 소스와 기준 클럭 신호를 수신하기 위한 게이트를 구비한 제2의 p-FET를 포함한다. 제1의 n-FET는 제2의 p-FET의 드레인에 연결된 소스와 셋트 신호를 수신하기 위한 게이트를 구비하고 있다. 제3의 p-FET는 제2의 p-FET의 드레인에 연결된 게이트를 구비하고 있다. 제2의 n-FET는 업 신호를 제공하기 위한 제3의 p-FET의 드레인에 연결된 소스 및 기준 클럭 신호를 수신하기 위한 게이트를 구비하고 있다. 제3의 n-FET는 제2의 n-FET의 드레인에 연결된 소스 및 제3의 p-FET의 게이트에 연결된 게이트를 구비하고 있다. 다운 신호 발생기는 셋트 신호를 수신하기 위한 게이트를 구비한 제4의 p-FET을 포함한다. 제5의 p-FET는 제4의 p-FET의 드레인에 연결된 소스 및 VCO 클럭 신호를 수신하기 위한 게이트를 구비하고 있다. 제4의 n-FET는 제5의 n-FET의 드레인에 연결된 소스 및 셋트 신호를 수신하기 위한 게이트를 구비하고 있다. 제6의p-FET는 제5의 p-FET의 드레인에 연결된 게이트를 구비하고 있다. 제5의 n-FET는 제6의 p-FET의 드레인에 연결된 소스 및 VCO 클럭 신호를 수신하기 위한 게이트를 구비하고 있다. 제6의 n-FET는 다운 신호를 제공하기 위해 제5의 n-FET의 드레인에 연결된 소스 및 제6의 p-FET의 게이트에 연결된 게이트를 구비하고 있다. NAND 게이트인 리셋 회로는 제3의 p-FET의 드레인에 연결된 제1의 입력, 제6의 p-FET의게이트에 연결된 게이트, 및 셋트 신호를 발생하기 위한 출력을 구비하고 있다.

3. 发明公开

KR1020010072576A 스큐에 민감하지 않은 저전압 차동 수신기 有权
标题翻译：低压差分接收器不敏感
公开(公告)号：KR1020010072576A
公开(公告)日：2001-07-31
申请号：KR1020007011661
申请日：1999-04-23
申请人： 실리콘 이미지, 인크.
发明人： 이,경호 , 정,동균
IPC分类号： G06F1/00
摘要： 저 전압 차동 스윙(low-voltage differential swing)을 사용하여 데이타와 클록 신호를 전송하는 시스템에서, 데이타 신호와 클록 신호(clock signal) 간의 스큐(skew)를 교정하기 위한 장치를 개시한다. 상기 장치는, 한 실시예에서, LVDS 클록 신호를 풀 스윙 클록 신호(full-swing clock signal)로 변환하기 위한 지연 동기 루프(DLL: delay locked loop); 및 다수의 데이타 복구 채널(data recovery channels)로 구성되어 있으며, 상기 데이타 복구 채널의 각 채널은 데이타 신호에 연결되며, LVDS 변환기, 스큐 조정 회로(skew adjust circuit), 샘플러 어레이(sampler array), 위상 조정 회로(phase adjusting circuit)으로 구성된다. 다수의 클록 신호를 발생시키고, 다수의 간격(interval)에 있는 데이타를 샘플링하고, 상기 샘플을 사용하여 스큐를 제거하고, 상기 데이타 신호로부터 올바른 데이타 샘플을 검색함으로써, 지연 동기 루프와 데이타 채널 회로는 결합하여 LVDS 신호로부터 스큐를 제거한다. 또 다른 실시예에서는, 샘플러 어레이는, 데이타의 2개의 인접한 시리얼 비트 사이의 전이를 샘플링하고, 상기 샘플링된 전이에 응답하여 샘플링된 전이 데이타 신호와 록 신호를 발생시키기 위한 다수의 전이 샘플링 회로(transition sampling circuits); 데이타의 각 시리얼 비트의 중심 위치를 샘플링하고, 상기 샘플에 응답하여 중심 샘플 신호을 발생시키기 위한 다수의 중심 샘플링 회로(center sampling circuits); 및 상기 샘플러 어레이로부터 수신된 전이 데이타 신호, 록 신호 및 중심 샘플 신호에 응답하여 상기 스큐 제어 신호를 발생시키기 위한 위상 조정 회로(phase adjusting circuit)를 포함한다.

4. 发明授权

KR100337467B1 변환 제어 디지탈 인코딩 장치 및 신호 전송 시스템 失效
标题翻译：过渡控制数字编码和信号传输系统
公开(公告)号：KR100337467B1
公开(公告)日：2002-05-30
申请号：KR1020017001011
申请日：1996-09-30
申请人： 실리콘 이미지, 인크.
发明人： 신,예식 , 이,경호 , 김,성준 , 리,데이비드,디.
IPC分类号： H04L25/49
CPC分类号： H04N7/52 , H04L7/0008 , H04L25/03866 , H04L25/085 , H04L25/4915 , H04L2007/045 , H04N7/083 , H04N21/23602 , H04N21/4305 , H04N21/4342
摘要： 데이타바이트의입력시퀀스로부터변환제어된 DC 밸런스시퀀스를생성하는방법및 장치가기재되어있다. 각데이타바이트의비트는각 바이트의로직변환의수에따라서선택적으로상보되어선택적으로상보된데이타블럭을생성한다. 다음에미리문자로인코드된상기선택적으로상보된데이타블럭각각내에포함된다른형태의로직값들사이의누적디스패리티 (disparity)가결정된다. 부가하여, 선택적으로상보된데이타블럭중인코드되고있는현재블럭에관련된후보문자의현재디스패리티가또한결정된다. 후보문자는현재디스패리티가누적디스패리티의제1 극성과반대의극성으로되어있는경우선택적으로상보된데이타블럭중현재의것에할당된다. 다르게는, 후보문자의보수는현재의디스패리티가제1 극성으로되어있는경우선택적으로상보된데이타블럭중현재의블럭에할당된다. 고속동작모드에서는, 최소개수이하의로직변환을포함하는데이타블럭내의비트가선택적으로상보되어이러한선택적으로상보된데이타블럭각각은최소개수를초과하는로직변환을포함한다. 저속동작모드에서는, 소정개수이상의로직변환을갖는데이타블럭내의비트가선택적으로상보되어이러한선택적으로상보된데이타블럭각각은최대개수이하의로직변환을포함한다.

5. 发明授权

KR100319129B1 동기화문자의경계검출시스템및방법 失效
标题翻译：用于边界检测同步字符的系统和方法
公开(公告)号：KR100319129B1
公开(公告)日：2002-02-19
申请号：KR1019980702532
申请日：1996-09-30
申请人： 실리콘 이미지, 인크.
发明人： 신,예식 , 이,경호 , 김,성준 , 리,데이비드,디.
IPC分类号： H04L25/49 , H04L25/08
摘要： 데이타 바이트의 입력 시퀀스로부터 변환 제어된 DC 밸런스 시퀀스를 생성하는 방법 및 장치가 기재되어 있다. 각 데이타 바이트의 비트는 각 바이트의 로직 변환의 수에 따라서 선택적으로 상보되어 선택적으로 상보된 데이타 블럭을 생성한다. 다음에 미리 문자로 인코드된 상기 선택적으로 상보된 데이타 블럭 각각 내에 포함된 여러 형태의 로직 값들 사이의 누적 디스패리티 (disparity)가 결정된다. 부가하여, 선택적으로 상보된 데이타 블럭중 인코드되고 있는 현재 블럭에 관련된 후보 문자의 현재 디스패리티가 또한 결정된다. 후보 문자는 현재 디스패리티가 누적 디스패리티의 제1 극성과 반대의 극성으로 되어 있는 경우 선택적으로 상보된 데이타 블럭중 현재의 것에 할당된다. 다르게는, 후보 문자의 보수는 현재의 디스패리티가 제1 극성으로 되어 있는 경우 선택적으로 상보된 데이타 블럭중 현재의 블럭에 할당된다. 고속 동작 모드에서는, 최소 개수 이하의 로직 변환을 포함하는 데이타 블럭 내의 비트가 선택적으로 상보되어 이러한 선택적으로 상보된 데이타 블럭 각각은 최소 개수를 초과하는 로직 변환을 포함한다. 저속 동작 모드에서는, 소정 개수 이상의 로직 변환을 갖는 데이타 블럭 내의 비트가 선택적으로 상보되어 이러한 선택적으로 상보된 데이타 블럭 각각은 최대 개수 이하의 로직 변환을 포함한다.

6. 发明公开

KR1019990064053A 동기화문자의경계검출시스템및방법 失效
公开(公告)号：KR1019990064053A
公开(公告)日：1999-07-26
申请号：KR1019980702532
申请日：1996-09-30
申请人： 실리콘 이미지, 인크.
发明人： 신,예식 , 이,경호 , 김,성준 , 리,데이비드,디.
IPC分类号： H04L25/49 , H04L25/08
摘要： 데이타 바이트의 입력 시퀀스로부터 변환 제어된 DC 밸런스 시퀀스를 생성하는 방법 및 장치가 기재되어 있다. 각 데이타 바이트의 비트는 각 바이트의 로직 변환의 수에 따라서 선택적으로 상보되어 선택적으로 상보된 데이타 블럭을 생성한다. 다음에 미리 문자로 인코드된 상기 선택적으로 상보된 데이타 블럭 각각 내에 포함된 여러 형태의 로직 값들 사이의 누적 디스패리티 (disparity)가 결정된다. 부가하여, 선택적으로 상보된 데이타 블럭중 인코드되고 있는 현재 블럭에 관련된 후보 문자의 현재 디스패리티가 또한 결정된다. 후보 문자는 현재 디스패리티가 누적 디스패리티의 제1 극성과 반대의 극성으로 되어 있는 경우 선택적으로 상보된 데이타 블럭중 현재의 것에 할당된다. 다르게는, 후보 문자의 보수는 현재의 디스패리티가 제1 극성으로 되어 있는 경우 선택적으로 상보된 데이타 블럭중 현재의 블럭에 할당된다. 고속 동작 모드에서는, 최소 개수 이하의 로직 변환을 포함하는 데이타 블럭 내의 비트가 선택적으로 상보되어 이러한 선택적으로 상보된 데이타 블럭 각각은 최소 개수를 초과하는 로직 변환을 포함한다. 저속 동작 모드에서는, 소정 개수 이상의 로직 변환을 갖는 데이타 블럭 내의 비트가 선택적으로 상보되어 이러한 선택적으로 상보된 데이타 블럭 각각은 최대 개수 이하의 로직 변환을 포함한다.

7. 发明授权

KR100358672B1 전이 제어되는 균형 부호화 스킴 失效
标题翻译：过渡控制平衡编码方案
公开(公告)号：KR100358672B1
公开(公告)日：2002-10-31
申请号：KR1020017008451
申请日：1997-03-25
申请人： 실리콘 이미지, 인크.
发明人： 이,경호 , 정,덕균
IPC分类号： H04L25/49
CPC分类号： H04L25/085 , H04L7/0008 , H04L25/03866 , H04L25/4915 , H04L2007/045 , H04N7/083 , H04N7/52 , H04N21/2368 , H04N21/4341
摘要： 본발명에서는데이터바이트의입력시퀀스로부터전이-제어되고 DC-균형된문자들의시퀀스를만드는방법및 장치가설명된다. 각데이터바이트내의비트는선택적으로보수화된데이터블록을제공하기위해각 데이터바이트내에서논리 '1' 신호의수에따라선택적으로보수화된다. 이어서, 문자로앞서부호화되고선택적으로보수화된데이터블록중 일부내에포함되는다른종류의논리값사이에서누적디스패리티가결정된다. 부가하여, 부호화중인선택적으로보수화된데이터블록중 현재의것과연관된후보문자에서현재의디스패리티가또한결정된다. 현재의디스패리티가누적디스패리티의제1 극성과반대되는극성이면, 후보문자는선택적으로보수화된데이터블록중 현재의것에지정된다. 다른방법으로, 현재의디스패리티가제1 극성이면, 후보문자의보수가선택적으로보수화된데이터블록중 현재의것에지정된다. 고-전이동작모드에서는이와같이선택적으로보수화된데이터블록각각이최소수를넘는논리적전이를포함하도록최소수보다적은수의논리 '1' 신호를포함하는데이터블록내의비트가선택적으로보수화된다. 저-전이동작모드에서는이와같이선택적으로보수화된데이터블록각각이최대수보다적은논리적전이를포함하도록선정된수보다많은수의논리 '1' 신호를갖는데이터블록내의비트가선택적으로보수화된다.

8. 发明授权

KR100291291B1 디지탈비디오전송용블럭코딩 失效
标题翻译：数字视频传输的块编码
公开(公告)号：KR100291291B1
公开(公告)日：2001-06-01
申请号：KR1019980702533
申请日：1996-10-01
申请人： 실리콘 이미지, 인크.
发明人： 신,예식 , 이,경호 , 김,성준 , 리,데이비드,디.
IPC分类号： H04L25/49
摘要： 블럭 코딩 구조를 사용하여 디지탈 비디오 데이타의 전송이 수행되며, 그것은 데이타 스트림에 타이밍 및 제어 코드를 삽입한다. 코드는 누적 디스패리티의 함수로서 몇몇 데이타 블럭을 선택적으로 반전함으로써 달성된 DC 균형이며, 블럭마다의 최소수의 변환 또는 최대수의 변환을 제공하여 각각의 블럭내의 변환이 제어되며, 이것은 블럭내의 소정 비트를 선택적으로 반전함으로써 달성된다. 저 스윙 차동 변환을 사용하면 전자 간섭(EMI)이 최소화된다.

9. 发明公开

KR1020000010832A 스큐에 민감하지 않은 고속 다중 채널 데이타 전송을 위한시스템 및 방법 失效
标题翻译：用于高速无线多通道数据传输的系统和方法
公开(公告)号：KR1020000010832A
公开(公告)日：2000-02-25
申请号：KR1019980708973
申请日：1997-05-01
申请人： 실리콘 이미지, 인크.
发明人： 이,경호 , 정,덕균
IPC分类号： H04L7/033
CPC分类号： H04N7/52 , H04L7/0008 , H04L7/0337 , H04L2007/045 , H04N7/083 , H04N21/4305
摘要： PURPOSE: A system and method for high speed skew nonsensitive multichannel data transmission is provided to receive a multichannel digital serial encoded signal and convert into a synchronized set of binary characters. CONSTITUTION: A charge pump phase locked loop receives a transmitted reference clock and derives a multiphase clock from the reference clock. The digital phase locked loop receives the oversampled data and selects samples from it depending on the skew characteristics of the sample. The byte synchronizer assembles a sequence of selected bits into a bit block, or character. An interchannel synchronizer receives as input the characters produced by each of the multibit block assembly circuits, and selectively delays output of the received characters in order to synchronize the characters of each channel with one another.
摘要翻译：目的：提供一种用于高速偏移非敏感多通道数据传输的系统和方法，用于接收多通道数字串行编码信号并转换为同步的二进制字符集。构成：电荷泵锁相环接收发送的参考时钟并从参考时钟导出多相时钟。数字锁相环接收过采样数据，并根据样本的偏斜特性从中选择样本。字节同步器将选定位的序列组合成位块或字符。通道间同步器接收由多位块组合电路中的每一个产生的字符作为输入，并且选择性地延迟所接收字符的输出，以便使每个通道的字符彼此同步。

10. 发明公开

KR1020000005042A 전이제어되는균형부호화스킴 失效
标题翻译：过渡控制平衡编码方案
公开(公告)号：KR1020000005042A
公开(公告)日：2000-01-25
申请号：KR1019980707667
申请日：1997-03-25
申请人： 실리콘 이미지, 인크.
发明人： 이,경호 , 정,덕균
IPC分类号： H04L25/49
CPC分类号： H04L25/085 , H04L7/0008 , H04L25/03866 , H04L25/4915 , H04L2007/045 , H04N7/083 , H04N7/52 , H04N21/2368 , H04N21/4341
摘要： PURPOSE: A transition controlled balanced encoding scheme is provided to produce a transition controlled, DC balanced sequence of characters from an input sequence of data bytes. CONSTITUTION: The bits in each of the data bytes are selectively complemented in accordance with the number of logical '1'signals in each data byte in order to produce selectively complemented data blocks. The candidate character is a signed to the current one of the selectively complemented data blocks if the current disparity is of a polarity opposite to a first polarity of the cumulative disparity. In a high transition mode of operation, the bits within data blocks including fewer than a minimum number of logical '1' signals are selectively complemented so that each such selectively complemented data block includes in excess of the minimum number of logical transitions. In a low transition mode of operation, the bits within data blocks having more than a predefined number of logical '1' signal are selectively complemented data block includes less than the maximum number of logical transitions.
摘要翻译：目的：提供转换控制平衡编码方案，以从数据字节的输入序列产生转换控制的直流平衡字符序列。构成：每个数据字节中的位根据每个数据字节中的逻辑'1'信号的数量有选择地补充，以便产生选择性补充的数据块。如果当前视差具有与累积视差的第一极性相反的极性，那么候选字符被签名到当前一个选择性补充的数据块。在高转换操作模式中，包括少于逻辑“1”信号的最小数量的数据块内的位被选择性地补充，使得每个这样的选择性补充的数据块包括超过最小数量的逻辑转换。在低转换操作模式中，具有超过预定数量的逻辑“1”信号的数据块内的位是选择性补充的数据块，其包括小于最大数量的逻辑转换。

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