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1. 发明授权

KR102075653B1 정수배 분리형 커패시터 구조에 기반한 아날로그 디지털 컨버터 有权
公开(公告)号：KR102075653B1
公开(公告)日：2020-02-10
申请号：KR1020180051709
申请日：2018-05-04
申请人： 서강대학교산학협력단
发明人： 이승훈 , 박준상 , 안태지 , 이은창 , 김동현 , 여인환
IPC分类号： H03M1/06 , H03M1/38

2. 发明授权

KR101680080B1 채널 간 오프셋 부정합을 최소화하는 시간 인터리빙 구조의 파이프라인 SAR ADC 有权
标题翻译： SAR ADCTime交错管道SAR ADC，以最大限度地减少信道偏移不匹配
公开(公告)号：KR101680080B1
公开(公告)日：2016-11-28
申请号：KR1020140193279
申请日：2014-12-30
申请人： 서강대학교산학협력단
发明人： 이승훈 , 심현선 , 조영세
IPC分类号： H03M1/38 , H03M1/12
摘要： 본발명은채널간 오프셋부정합을감소시키는시간인터리빙구조의파이프라인 SAR ADC에관한것으로, 제 1 비트(bit)수에따른시간인터리빙 SAR ADC를이용하여복수개의채널을구성하는제 1 단(stage), 제 2 비트수에따른시간인터리빙 SAR ADC를이용하여복수개의채널을구성하는제 2 단및 채널간에공유되어제 1 단의채널별잔류전압(residue voltage)을입력받아증폭한후 제 2 단에채널별로출력하는잔류전압증폭기(residue amplifier)를포함한다.
摘要翻译：本发明涉及用于减少信道间偏移不匹配的时间交织流水线SAR ADC，包括：通过使用根据第一比特数的时间交织SAR ADC构成多个信道的第一级; 第二级，其通过使用根据第二比特数的时间交织SAR ADC构成多个信道; 以及残留电压放大器，其接收在通道之间共享的第一级的每通道的残留电压，并且在放大后将每通道的残留电压输出到第二级。本发明旨在解决元件面积和功耗增加的问题。

3. 发明授权

KR101591339B1 다단 증폭 회로 有权
标题翻译：多级放大电路
公开(公告)号：KR101591339B1
公开(公告)日：2016-02-03
申请号：KR1020090074009
申请日：2009-08-11
申请人： 삼성전자주식회사 , 서강대학교산학협력단
发明人： 최병주 , 박호진 , 신은석 , 문경준 , 이승훈 , 이경훈 , 김영주 , 이세원 , 박범수
IPC分类号： H03F3/68 , H03F1/32
CPC分类号： H03F3/45179 , H03F3/68 , H03F3/72
摘要： 본발명은복수개의증폭회로가연결된다단증폭회로에관한것으로, 본발명의일실시예는제어신호에응답하여, 입력되는제1 아날로그전압을샘플링하거나제1 아날로그전압과제1 아날로그전압으로부터변환된제1 디지털전압의차이값을증폭하는제1 증폭회로; 제어신호에응답하여, 입력되는제2 아날로그전압을샘플링하거나제2 아날로그전압과제2 아날로그전압으로부터변환된제2 디지털전압의차이값을증폭하고, 제1 증폭회로와상보적으로동작하는제2 증폭회로; 및제1 증폭회로의출력전압및 제2 증폭회로의출력전압을입력받고, 제어신호에응답하여제1 증폭회로의출력전압을리셋(reset)시키고제2 증폭회로를이용하여출력전압을결정하거나, 제2 증폭회로의출력전압을리셋시키고제1 증폭회로를이용하여출력전압을결정하는공유증폭기를포함한다.

4. 发明授权

KR101435978B1 이중채널 ＳＡＲ 및 플래쉬 ＡＤＣ를 이용한 하이브리드 파이프라인 ＡＤＣ有权
标题翻译：混合管线ADC采用时间交织SAR和闪存ADC
公开(公告)号：KR101435978B1
公开(公告)日：2014-09-02
申请号：KR1020120129957
申请日：2012-11-16
申请人： 서강대학교산학협력단
发明人： 이승훈 , 황동현 , 박준상
IPC分类号： H03M1/38
摘要： 본 발명은 파이프라인 ADC에 관한 것으로서 첫 번째 단은 이중채널로 구현되는 두 개의 SAR ADC로 형성되고, 나머지 단은 단일채널로 구현되는 제 1 플래쉬(flash) ADC 및 제 2 플래쉬 ADC로 형성되는 것을 특징함으로써, SHA 없이도 Nyquist의 입력신호까지 적절히 처리할 수 있음과 동시에 SAR ADC에 의해 동작 속도가 제한되지 않으므로 고속 동작이 가능하다.

5. 发明公开

KR1020140057027A 레인지 스케일링을 이용한 SAR ADC 有权
标题翻译： SAR ADC使用范围缩放
公开(公告)号：KR1020140057027A
公开(公告)日：2014-05-12
申请号：KR1020120123624
申请日：2012-11-02
申请人： 서강대학교산학협력단
发明人： 이승훈 , 남상필 , 김용민
IPC分类号： H03M1/38
CPC分类号： H03M1/38 , H03M1/1023 , H03M1/18 , H03M2201/2233 , H03M2201/63
摘要： The present invention relates to an SAR ADC performing range scaling by processing a signal of a half of a single input signal range by sampling the single input signal in the half of a sampling capacitor. The present invention prevents a voltage loss in a preamplifier and processes the single input signal of a power voltage size in a whole ADC.
摘要翻译：本发明涉及通过对采样电容器的一半中的单个输入信号进行采样来处理单个输入信号范围的一半的信号来执行范围缩放的SAR ADC。本发明防止前置放大器中的电压损失并且处理整个ADC中的电源电压大小的单个输入信号。

6. 发明授权

KR101198084B1 성게 형태의 이동장치 有权
标题翻译： ECHINOID移动装置
公开(公告)号：KR101198084B1
公开(公告)日：2012-11-12
申请号：KR1020100057297
申请日：2010-06-16
申请人： 서강대학교산학협력단
发明人： 이승엽 , 성재현 , 김보민 , 노재현 , 이승훈 , 김성진
IPC分类号： B25J5/00 , B25J18/02 , A63H11/20
摘要： 성게 형태의 이동장치는 중심 몸체, 및 중심 몸체의 외면에 복수개가 장착되며, 길이가 가변 가능한 피스톤 다리부를 포함한다. 이에 이동장치는 피스톤 다리부의 길이를 변화시켜 무게 중심을 이동시키고, 무게 중심의 이동 방향으로 이동할 수 있다.

7. 发明授权

KR101160962B1 광대역 가변 입력신호를 처리할 수 있는 아날로그 디지털 변환기 有权
标题翻译：用于处理宽带可变输入信号的模拟数字转换器
公开(公告)号：KR101160962B1
公开(公告)日：2012-06-29
申请号：KR1020110040171
申请日：2011-04-28
申请人： 서강대학교산학협력단
发明人： 이승훈 , 구병우 , 박혜림
IPC分类号： H03M1/12
CPC分类号： H03M1/1245 , H03M1/0607 , H03M1/361 , H03M2201/2216 , H03M2201/61 , H03M2201/622 , H03M2201/643
摘要： PURPOSE: An ADC(Analog To Digital Converter) for processing wideband variable input signals is provided to adopt all WUXGA(Wide Ultra Extended Graphics Array) resolutions from VGA(Video Graphics Array) by applying a second stage reference voltage selection method to a flash ADC. CONSTITUTION: A SHA(Sample-And-Hold Amplifier)(110) exactly samples values which are suitable for necessary specification by using GBC(Gate-Bootstrapping Circuit). A MDAC(Multiplying Digital-To-Analog Converter)(120) reduces the necessary number of unit capacitors by half since a merged-capacitor switching technique is applied. A FLASH1 ADC(Analog To Digital Converter)(130) and a FLASH2 ADC(140) apply an interpolation method. An on-chip reference current voltage generator(150) processes a broadband variable input signal through one external signal. A clock generator(160) generates non-overlapped two clocks from one reference clock, which is inputted from the outside, in a chip. A digital correction circuit(170) including the clock generator and a divider is integrated with an on-chip.
摘要翻译：目的：提供用于处理宽带可变输入信号的ADC（模/数转换器），以通过将第二级参考电压选择方法应用于闪存ADC来采用VGA（视频图形阵列）中的所有WUXGA（Wide Ultra Extended Graphics Array）。构成：SHA（采样保持放大器）（110）通过使用GBC（栅极引导电路）精确地采样适合于必要规格的值。使用合并电容切换技术，MDAC（乘法数模转换器）（120）将必需数量的单位电容器减少了一半。 FLASH1 ADC（模数转换器）（130）和FLASH2 ADC（140）应用插值方法。片上参考电流电压发生器（150）通过一个外部信号处理宽带可变输入信号。时钟发生器（160）从芯片中从外部输入的一个参考时钟产生非重叠的两个时钟。包括时钟发生器和分频器的数字校正电路（170）与片上集成。

8. 发明公开

KR1020110108564A 다중 부분 정합 기법을 이용한 전류 구동 방식의 ＤＡＣ有权
标题翻译：基于多局部匹配技术的电流转向DAC
公开(公告)号：KR1020110108564A
公开(公告)日：2011-10-06
申请号：KR1020100027826
申请日：2010-03-29
申请人： 서강대학교산학협력단
发明人： 이승훈 , 권이기 , 김차동
IPC分类号： H03M1/66
CPC分类号： H03M1/66 , H03M7/165 , H03M2201/62 , H03M2201/64 , H03M2201/932
摘要： 본 발명은 전류구동방식의 DAC에 관한 것으로서, MSB에 대응하는 제 1 CCA, ISB에 대응하는 제 2 CCA, LSB에 대응하는 제 3 CCA, 및 제 1 CCA, 제 2 CCA, 그리고 제 3 CCA 각각에 상호 독립적인 기준 전류를 공급하는 CSA를 포함하고, MSB와 ISB는 온도계 코드, LSB는 이진 가중치 코드로 구성하는 것을 특징으로 하며, 전류 셀의 크기를 줄임으로써, 전체 칩 면적을 줄일 수 있으며, 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막을 수 있다.

9. 发明授权

KR102090205B1 분리된 DAC에 기반한 스위칭을 이용하는 아날로그 디지털 컨버터 有权
公开(公告)号：KR102090205B1
公开(公告)日：2020-03-17
申请号：KR1020180129791
申请日：2018-10-29
申请人： 서강대학교산학협력단
发明人： 이승훈 , 박준상 , 안태지 , 김동현 , 여인환
IPC分类号： H03M1/38 , H03M1/14 , H03M1/00

10. 发明公开

KR1020180082180A 부분 소자 정합 기법 기반의 전류 구동 디지털 아날로그 컨버터 有权
公开(公告)号：KR1020180082180A
公开(公告)日：2018-07-18
申请号：KR1020170003549
申请日：2017-01-10
申请人： 서강대학교산학협력단
发明人： 이승훈 , 최희철 , 안태지 , 김원강
IPC分类号： H03M1/74 , H03M1/08
CPC分类号： H03M1/742 , H03M1/0845 , H03M1/0863 , H03M2201/3194
摘要： 본발명은디지털아날로그컨버터에관한것으로서, 전류구동디지털아날로그컨버터에있어서, 복수의부분전류셀 배열로형성되는전류셀, 및상기각 부분전류셀 배열에인가되는바이어스전압부를포함하고, 상기전류셀은, 구현하고자하는비트를소정의수로나누고, 나누어진수만큼부분전류셀 배열을형성하되, 하위부분전류셀 배열을형성하는 N 개의전류셀 중하나의전류셀에흐르는전류는상위부분전류셀 배열을형성하는하나의전류셀에흐르는전류의 1/(N+1)과동일한것을특징으로함으로써스위칭타이밍오류에따른디지털아날로그컨버터성능저하를해결함과동시에별도의보정기법없이소면적, 고해상도및 고속동작의디지털아날로그컨버터를구현할수 있다.

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