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1. 发明公开

KR1019980057704A 입력값 특성을 이용한 덧셈기 失效
标题翻译：加法器使用输入值特征
公开(公告)号：KR1019980057704A
公开(公告)日：1998-09-25
申请号：KR1019960077003
申请日：1996-12-30
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/38
摘要： 본 발명은 입력값 특성을 이용한 덧셈기 및 그 덧셈 방법에 관한 것으로, 캐리 비트와 제어 신호가 입력되어 상기 제어 신호가 활성화되면 합산값으로 상기 캐리 비트를 출력하고 상기 제어 신호가 비활성화되면 합산값으로 상기 캐리 비트의 보수를 출력하는 합산부와, 연산 비트와 상기 합산부의 다른 출력을 입력으로하고 활성화되면 캐리값으로 상기 연산 비트를 출력하고 비활성화되면 캐리값으로 상기 캐리 비트를 출력하는 캐리부 및 상기 연산 비트와 다른 연산 비트 및 전원 전압을 입력으로하고 상기 합산부와 상기 캐리부에 출력단이 연결되어 상기 연산 비트와 상기 다른 연산 비트의 값이 동일할 때는 상기 제어 신호와 상기 캐리부를 활성화시키고 상기 연산 비트와 상기 다른 연산 비트가 서로 다를 때는 상기 제어 신호를 비활성화시키는 제어부를 구비함으로써 덧셈 속도가 향상되고 덧셈기의 크기가 감소된다.

2. 发明公开

KR1019980021944A 데이터 버스 제어회로 无效
标题翻译：数据总线控制电路
公开(公告)号：KR1019980021944A
公开(公告)日：1998-06-25
申请号：KR1019960040964
申请日：1996-09-19
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： H03K19/094
摘要： 본 발명은 프리챠아지 및 디스챠아지, 그리고 3상 기능을 동시에 수행하는 데이터 버스 제어 회로에 관한 것으로, 데이터 버스 제어 회로는, 일 입력단이 외부로부터 데이터를 입력받고, 타 입력단이 외부로부터 챠아지신호를 입력받아 출력하는 제 1 노어 게이트와; 외부로부터 데이터를 입력받아 반전시켜 출력하는 인버터와; 일 입력단이 상기 인버터로부터 반전된 데이터를 입력받고, 타 입력단이 외부로부터 디스챠아지신호를 입력받아 출력하는 제 2 노어 게이트와; 일 입력단이 상기 제 1 노어 게이트로부터의 출력을 입력받고, 타 입력단이 외부로부터 디스챠아지신호를 입력받아 출력하는 오어게이트와; 일 입력단이 상기 제 2 노어 게이트로부터의 출력을 입력받고, 타 입력단이 외부로 부터 챠아지신호를 입력받아 출력하는 제 3 노어 게이트와; 외부로 부터 소정 레벨의 제 1 전압을 인가 받고, 상기 오어게이트로부터의 출력에 응답하여 상기 소정 레벨의 전압을 출력하는 제 1 모오스트랜지스터와; 외부로 부터 소정 레벨의 제2 전압을 인가 받고, 상기 제 3 오어게이트로부터의 출력에 응답하여 상기 소정 레벨의 제 2 전압을 출력하는 제 2 모오스트랜지스터를 포함한다. 이와 같은 장치에 의해서, 하나의 로직 회로를 이용하여 데이터 버스의 프리챠아지, 디스챠아지, 그리고 3상 상태를 동시에 제어할 수 있고, 따라서, 데이터 버스의 제어 회로를 별도로 구성하는 데 따른 번거로움을 방지할 수 있다.

3. 发明授权

KR100182963B1 가산기에 있어서 캐리룩 어해드 가산회로 失效
标题翻译：携带前辈
公开(公告)号：KR100182963B1
公开(公告)日：1999-05-15
申请号：KR1019950043193
申请日：1995-11-23
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/50
摘要： 1. 청구 범위에 기재된 발명이 속한 기술분야 :
가산기에 있어서 각 비트의 가산단계에서 병렬적으로 캐리 값을 계산하여 처리속도를 향상시키는 가산회로에 관한 것으로, 특히 캐리 발생 블록을 이용하여 각 블럭에서 발생된 캐리룩 어해드(Carry-lookahead)의 캐리값을 효과적으로 상위 그룹으로 전파시켜 가산기능을 향상시키는 가산회로에 관한 것임
2. 발명이 해결하려고 하는 기술적 과제 :
캐리 룩 어해드 가산기(carry-look ahead-adder)의 성능 향상을 위해 캐리 발생 블럭의 결과를 처리해주는 그룹 캐리 바이패스 블럭을 추가시켜 각 그룹의 캐리 룩업 어해드의 캐리 값을 효과적으로 사용하여 상위그룹으로 전파시켜 전체적인 가산기의 성능을 향상시켜 줄 수 있는 회로를 제공함.
3. 발명의 해결방법의 요지 :
가산기에 있어서, 상기 가산을 위해 제1,2입력단(A),(B)으로 각각 n(n=10)비트 데이타를 입력하여 배타적으로 논리합하여 전파신호(PP)를 발생하고 또한 상기 양입력의 곱한신호(GG)를 발생하는 제1~10입력셀(IC
1 ~IC
10 )과, 상기 제1~10입력셀(IC
1 ~IC
10 )의 출력전파신호(PP) 및 곱한신호(GG)와 전단계의 캐리값으로부터 내부캐리를 발생하는 캐리발생셀(CC
1 ~CC
10 )과, 상기 제1~10입력셀(IC
1 ~IC
10 )의 전파신호(PP)중 이전과 다음 전파신호와 상기 캐리발생셀(CC
1 ~CC
10 )의 소정비트그룹에서 발생된 캐리와 내부캐리단(Cin)의 캐리값을 입력하여 각 그룹에 해당하는 캐리값을 출력하는 제1~4캐리통과셀(PC
1 ~PC
4 )와, 전단의 발생캐리와 상기 제1~4캐리통과셀(PC
1 ~PC
4 )의 캐리셀의 출력과 배타적으로 논리합하여 출력하는 출력부(105)로 구성됨.
4. 발명의 중요한 용도 :
캐리룩 어해드 가산기

4. 发明公开

KR1019980028663A 증산 기능 및 감산 기능을 겸용하는 증감산기 失效
标题翻译：增加和减少功能的增加/减少功能
公开(公告)号：KR1019980028663A
公开(公告)日：1998-07-15
申请号：KR1019960047801
申请日：1996-10-23
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/50
摘要： 증산 기능 및 감산 기능을 겸용하며 지연시간이 줄어들고 또한 면적이 감소되는 증감산기가 개시되어 있다. 본 발명에 따른 증감산기는, 입력 데이터를 받아 증산 및 감산을 구분하기 위한 제어신호에 응답하여 출력 데이터를 출력하는 증감산 제어기와, 상기 증감산 제어기의 출력 데이터 및 캐리입력을 입력으로하여 캐리출력의 보수를 출력하는 제1논리수단과, 상기 증감산 제어기의 출력 데이터를 반전시키는 제1반전수단과, 상기 제1반전수단의 출력 및 캐리입력의 보수를 입력으로하여 캐리출력을 출력하는 제2논리수단과, 상기 캐리입력의 보수를 반전시키는 제2반전수단과, 상기 입력 데이터에 응답하여 상기 제2반전수단의 출력을 전달하는 제1전달수단과, 상기 캐리입력을 반전시키는 제3반전수단과, 상기 입력 데이터를 반전시키는 제4반전수단과, 상기 제4반전수단의 출력에 응답하여 상기 제3반전수단의 출력을 전달하는 제2전달수단, 및 상기 제1 및 제2전달수단중 선택된 어느 하나를 통해 전달된 데이터를 반전하여 합을 출력하는 제5반전수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 증감산기에서는, 합에 대한 트랜지스터 지연경로와 캐리출력에 대한 지연경로가 감소되므로 일반적인 덧셈기를 이용한 종래의 증감산기에 비하여 지연시간이 줄어들며, 또한 사용되는 트랜지스터 수가 감소되어 면적이 축소되는 장점이 있다.

5. 发明公开

KR1019970049421A 필링 입력을 따로 갖는 고속 배럴 쉬프터 无效
标题翻译：带有独立填充输入的高速桶形移位器
公开(公告)号：KR1019970049421A
公开(公告)日：1997-07-29
申请号：KR1019950057139
申请日：1995-12-26
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F5/01
摘要： 추가적인 로직의 범위를 최소화하면서 필링 입력을 따로 갖는 배럴 쉬프터를 개시한다. 필링 데이터 생성부분인 필링 멀티플렉서; 필링 데이터를 포함하여 보다 큰 단위 비트 크기의 좌측 쉬프터 연산을 수행하는 좌측 쉬프터 연산 블록; 필링 데이터를 포함하여 보다 큰 단위 비트 크기의 우측 쉬프터 연산을 수행하는 우측 쉬프터 연산 블록;필링 데이터를 포함하여 보다 작은 단위 비트 크기의 좌측 쉬프터 연산을 수행하는 좌측 쉬프터 연산 블록;필링 데이터를 포함하여 보다 작은 단위 비트 크기의 우측 쉬프터 연산을 수행하는 우측 쉬프터 연산 블록; 및 상기 생성된 필링 데이터 및 좌측과 우측 쉬프트 연산 결과값중 하나를 선택하는 멀티플렉서를 포함하는 것을 특징으로 하는 고속 배럴 쉬프터를 제공한다.
따라서, 본 발명에 의하면 추가적인 로직의 범위를 최소화하면서 다양한 쉬프터 연산이 가능하고 필링 압력을 따로 갖는 배럴 쉬프터를 얻을 수 있다.

6. 发明授权

KR100190104B1 증산 기능 및 감산 기능을 겸용하는 증감산기 失效
标题翻译：增值税和减值税
公开(公告)号：KR100190104B1
公开(公告)日：1999-06-01
申请号：KR1019960047801
申请日：1996-10-23
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/50
摘要： 증산 기능 및 감산 기능을 겸용하며 지연시간이 줄어들고 또한 면적이 감소되는 증감산기가 개시되어 있다. 본 발명에 따른 증감산기는, 입력 데이터를 받아 증산 및 감산을 구분하기 위한 제어신호에 응답하여 출력 데이터를 출력하는 증감산 제어기와, 상기 증감산 제어기의 출력 데이터 및 캐리입력을 입력으로하여 캐리출력의 보수를 출력하는 제1논리수단과, 상기 증감산 제어기의 출력 데이터를 반전시키는 제1반전수단과, 상기 제1반전수단의 출력 및 캐리입력의 보수를 입력으로하여 캐리출력을 출력하는 제2논리수단과, 상기 캐리입력의 보수를 반전시키는 제2반전수단과, 상기 입력 데이터에 응답하여 상기 제2반전수단의 출력을 전달하는 제1전달수단과, 상기 캐리입력을 반전시키는 제3반전수단과, 상기 입력 데이터를 반전시키는 제4반전수단과, 상기 제4반전수단의 출력에 응답하여 상기 제3반전수단의 출력을 전달하는 제2전달수단, 및 상기 제1 및 제2전달수단중 선택된 어느 하나를 통해 전달된 데이터를 반전하여 합을 출력하는 제5반전수단을 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 증감산기에서는, 합에 대한 트랜지스터 지연경로와 캐리출력에 대한 지연경로가 감소되므로 일반적인 덧셈기를 이용한 종래의 증감산기에 비하여 지연시간이 줄어들며, 또한 사용되는 트랜지스터 수가 감소되어 면적이 축소되는 장점이 있다.

7. 发明公开

KR1019980012854A 딜레이 패쓰를 최소화한 증가기 无效
标题翻译：增加最小化延迟路径
公开(公告)号：KR1019980012854A
公开(公告)日：1998-04-30
申请号：KR1019960031059
申请日：1996-07-29
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： H03F3/183

8. 发明公开

KR1019970031353A 가산기에 있어서 캐리룩 어해드 가산회로 失效
公开(公告)号：KR1019970031353A
公开(公告)日：1997-06-26
申请号：KR1019950043193
申请日：1995-11-23
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/50
摘要： 1. 청구 범위에 기재된 발명이 속한 기술분야:
가산기에 있어서 각 비트의 가산단계에서 병렬적으로 캐리 값을 계산하여 처리속도를 향상시키는 가산회로에 관한것으로, 특히 캐리 발생 블록을 이용하여 각 블럭에서 발생된 캐리룩 어해드(Cany-lookahead)의 캐리값을 효과적으로 상위 그룹으로 전파시켜 가산기능을 향상시키는 가산회로에 관한것임.
2. 발명이 해결하려고 하는 기술적 과제:
캐리-룩업 어해드-가산기(carry-lookahead-adder)의 성능향상을 의해 캐리발생블럭의 결과를 처리해주는 그룹-캐리-바이패스블럭을 추가시켜 각 그룹의 캐리-룩업 어해드의 캐리 값을 효과적으로 사용하여 상위 그룹으로 전파시켜 전체적인 가산기의 성능올 향상시켜줄수 있는 회로를 제공함.
3. 발명의 해결방법의 요지:
가산기에 있어서, 상기 가산을 위해 제1,2 입력단 (A), (B)으로 각각 n(n=10)비트 데이타를 입력하여 배타적으로 논리합하여 전파신호(PP)를 발생하고 또한 상기 양입력의 곱한신호(GG)를 발생하는 제1∼10입력셀(IC
1 ∼IC
10 )과, 상기 제1∼10입력셀(IC
1 -IC
10 )의 출력전파신호(PP) 및 곱한신호(GG)와 전단계의 캐리값으로부터 내부캐리를 발생하는 캐리발생셀(CC
1 ∼CC
10 )과, 상기 제1∼10입력셀(IC
1 ∼IC
10 )의 전파신호(PP)중 이전과 다음 전파신호와 상기 캐리발생셀(CC
1 ∼CC
10 )의 소정비트그룹에서 발생된 캐리와 내부캐리단(Cin)의 캐리값을 입력하여 각 그룹에 해당하는 캐리값을 출력하는 제1∼제4캐리통과셀(PC
1 ∼PC
4 )와, 전단의 발생캐리와 상기 제1∼4캐리통과셀(PC
1 ∼PC
4 )의 캐리셀의 출력과 배타적으로 논리합하여 출력하는 출력부(105)로 구성됨.
4. 발명의 중요한 용도:
가산기

9. 发明公开

KR1019970029021A 수형 구조의 부분합을 이용한 곱셈기 无效
标题翻译：乘数使用小计结构
公开(公告)号：KR1019970029021A
公开(公告)日：1997-06-26
申请号：KR1019950040709
申请日：1995-11-10
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/52
摘要： 본 발명은 수형구조(Tree structure)를 이용한 부분합(Partical product) 갖는 곱셈기에 관한 것으로서, N개의 부분합 비트 열로부터 N/2개의 결과값을 생성시키는 논리 회로로 구성되는 것을 특징으로 한다.
따라서 상술한 바와 같이 본 발명에 따른 수형구조를 이용한 곱셈기는 연산단계를 축소함으로써, 처리속도의 향상을 기대할 수 있다.

10. 发明授权

KR100230399B1 입력값 특성을 이용한 덧셈기 失效
标题翻译：使用输入数据表征的ADDER
公开(公告)号：KR100230399B1
公开(公告)日：1999-11-15
申请号：KR1019960077003
申请日：1996-12-30
申请人： 삼성전자주식회사
发明人： 송성진
IPC分类号： G06F7/38
摘要： 본 발명은 입력값 특성을 이용한 덧셈기에 관한 것으로, 제1 연산 비트와 제2 연산 비트를 입력하고 제1 및 제2 제어 신호들을 발생하며 상기 제2 제어 신호는 상기 제1 제어 신호의 반전 신호인 제어부, 캐리 비트와 상기 제1 및 제2 제어 신호들을 입력하고 출력 신호와 합산값을 출력하는 합산부, 및 상기 제1 연산 비트와 상기 제1 및 제2 제어 신호들 및 상기 출력 신호를 입력하고 캐리값을 출력하는 캐리부를 구비하고, 상기 제1 연산 비트와 상기 제2 연산 비트의 값이 동일하면 상기 합산값은 상기 캐리 비트의 값과 동일하게 되고 상기 캐리값은 상기 제1 연산 비트의 값과 동일하게 되며, 상기 제1 연산 비트와 상기 제2 연산 비트의 값이 서로 다르면 상기 합산값은 상기 캐리 비트가 반전된 값과 동일하게 되고 상기 캐리값은 상기 캐리 비트의 값과 동� �하게 됨으로써 덧셈 속도가 향상되고 덧셈기의 크기가 감소된다.

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