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1. 发明授权

KR102230195B1 메모리 장치 및 상기 메모리 장치의 동작 방법 有权
公开(公告)号：KR102230195B1
公开(公告)日：2021-03-19
申请号：KR1020140096015
申请日：2014-07-28
申请人： 삼성전자주식회사
发明人： 이용규 , 변대석 , 권효진 , 박현국 , 윤치원 , 이영택
IPC分类号： G11C16/12 , G11C16/06
摘要： 본개시는복수의제1 신호라인들과복수의제2 신호라인들이교차하는영역들에각각배치된복수의메모리셀들을포함하는메모리장치의동작방법으로서, 상기복수의메모리셀들중 선택된메모리셀에순차적으로인가되는복수의펄스들각각이프로그램루프의횟수에따라변경되도록, 상기복수의펄스들을결정하는단계; 및상기복수의펄스들의변경에대응하여, 상기복수의메모리셀들중 비선택된메모리셀들에연결되는비 선택된제1 및제2 신호라인들에각각인가되는제1 및제2 인히빗(inhibit) 전압들중 적어도하나의전압레벨이상기프로그램루프의횟수에따라변경되도록, 상기제1 및제2 인히빗전압들중 적어도하나를결정하는단계를포함하는방법을개시한다.

2. 发明授权

KR102217244B1 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 有权
公开(公告)号：KR102217244B1
公开(公告)日：2021-02-18
申请号：KR1020140147627
申请日：2014-10-28
申请人： 삼성전자주식회사
发明人： 권효진 , 이영택 , 변대석
IPC分类号： G11C13/00
摘要： 더미라인을포함하는저항성메모리장치, 저항성메모리시스템및 저항성메모리장치의동작방법이개시된다. 본발명의기술적사상에따른저항성메모리장치의동작방법에있어서, 상기저항성메모리장치는다수의비트라인들및 하나이상의더미비트라인을포함하고, 제1 커맨드에수반되는제1 어드레스를검출하는단계와, 비선택라인들을바이어싱하기위한다수의금지전압들을생성하는단계및 상기제1 어드레스검출결과에따라, 상기다수의금지전압들중에서선택된제1 금지전압을제1 더미비트라인으로제공하는단계를구비하는것을특징으로한다.

3. 发明授权

KR102140787B1 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 有权
公开(公告)号：KR102140787B1
公开(公告)日：2020-08-03
申请号：KR1020140084618
申请日：2014-07-07
申请人： 삼성전자주식회사
发明人： 박현국 , 변대석 , 이영택 , 권효진 , 이용규
IPC分类号： G11C13/00 , G11C7/22

4. 发明授权

KR102065665B1 더미 워드라인을 포함하는 불휘발성 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작방법 有权
公开(公告)号：KR102065665B1
公开(公告)日：2020-01-13
申请号：KR1020130124165
申请日：2013-10-17
申请人： 삼성전자주식회사
发明人： 정봉길 , 변대석
IPC分类号： G06F11/10 , G06F12/00

5. 发明授权

KR101753366B1 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 有权
标题翻译：电阻存储器件和电阻存储器件操作方法
公开(公告)号：KR101753366B1
公开(公告)日：2017-07-03
申请号：KR1020140148456
申请日：2014-10-29
申请人： 삼성전자주식회사
发明人： 박현국 , 변대석 , 이영택 , 김보근
IPC分类号： G11C13/00 , G11C7/06 , G11C11/4091
CPC分类号： G11C13/004 , G11C11/1659 , G11C11/1673 , G11C11/5607 , G11C11/5678 , G11C11/5685 , G11C13/0061 , G11C2013/0054 , G11C2213/71 , G11C2213/77
摘要： 본개시는복수의메모리셀들을포함하는저항성메모리장치및 저항성메모리장치의동작방법에관한것으로서, 저항성메모리장치는메모리셀이연결된제1 신호라인에연결되고, 제1 기준전류에기초하여상기메모리셀의데이터를센싱하는센싱회로; 및상기제1 기준전류에기초하여, 센싱결과의출력시점을결정하는기준시간신호를생성하는기준시간생성기를포함한다.
摘要翻译：本公开涉及一种操作电阻式存储器装置的方法，并且包括多个存储器单元的电阻式存储器装置中，电阻式存储器装置被连接到连接到存储器单元的第一信号线，以基于第一参考电流的存储单元用于感测存储器单元的数据的感测电路; 以及参考时间发生器，用于基于第一参考电流产生用于确定感测结果的输出时间的参考时间信号。

6. 发明公开

KR1020170014872A 저항성 메모리 장치 审中-实审
标题翻译：电阻式存储器件
公开(公告)号：KR1020170014872A
公开(公告)日：2017-02-08
申请号：KR1020150108866
申请日：2015-07-31
申请人： 삼성전자주식회사
发明人： 박현국 , 이영택 , 변대석
IPC分类号： G11C13/00 , G11C7/10
CPC分类号： G11C13/0069 , G11C11/56 , G11C13/0002 , G11C13/0026 , G11C13/0028 , G11C2013/0078 , G11C2213/15 , G11C2213/71 , G11C2213/72 , G11C2213/79
摘要： 본개시는복수의메모리셀들을포함하는저항성메모리장치에관한것으로서, 저항성메모리장치는, 서로교차하는복수의제1 신호라인들및 복수의제2 신호라인들에각각연결되는복수의메모리셀들을포함하는메모리셀 어레이, 상기메모리셀에데이터를기입하기위한기입전압을제공하는제1 기입드라이버및 상기메모리셀 어레이와상기제1 기입드라이버사이에배치되며, 상기복수의제1 신호라인들중 선택된제1 신호라인에상기기입전압을기초로생성되는기입전류를제공하는제2 기입드라이버를포함한다.
摘要翻译：电阻式存储器件包括存储单元阵列，该存储单元阵列具有分别连接到多个第一信号线的多个存储器单元和彼此交叉的多个第二信号线。第一写入驱动器被配置为提供写入电压以将数据写入存储器单元。第二写入驱动器被配置为设置在存储单元阵列和第一写入驱动器之间，并且将基于写入电压产生的写入电流提供给从多个第一信号线中选择的第一信号线。

7. 发明公开

KR1020170004504A 메모리 장치 및 그것을 포함하는 메모리 시스템 审中-实审
标题翻译：包括其的存储器件和存储器系统
公开(公告)号：KR1020170004504A
公开(公告)日：2017-01-11
申请号：KR1020150094937
申请日：2015-07-02
申请人： 삼성전자주식회사
发明人： 남상완 , 강경화 , 변대석 , 윤치원
IPC分类号： G11C16/04 , G11C16/06 , G11C16/26
CPC分类号： G11C16/0483 , G11C7/14 , G11C8/14 , G11C16/08 , G11C16/26 , G11C16/3427 , H01L27/11575 , H01L27/11582
摘要： 본개시의일실시예에따른비휘발성메모리장치는복수의스트링들을포함하는메모리셀 어레이를포함할수 있다. 서로절연된 2개의접지선택라인들에의해서선택되는 2개의스트링들에각각포함되고제1 레벨에배치되는 2개의셀 트랜지스터들각각은, 로우드라이버로부터워드라인구동전압을서로상이한적어도 2개의경로들을통해서수신할수 있다.
摘要翻译：如下提供存储器件。存储单元阵列包括包括第一和第二串的串。每个串包括接地选择晶体管和单元晶体管。第一和第二接地选择线分别连接到第一串的第一接地选择晶体管的栅极和第二串的第二接地选择晶体管的栅极。第一和第二单元栅极线分别连接到第一串的第一单元晶体管的栅极和第二串的第二单元晶体管的栅极。第一互连单元将第一单元栅极线的第一部分电连接到第二单元栅极线的第一部分。第二互连单元将第一单元栅极线的第二部分电连接到第二单元栅极线的第二部分。

8. 发明公开

KR1020170003835A 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 审中-实审
标题翻译： 3 3维闪存器件，包括虚拟字线
公开(公告)号：KR1020170003835A
公开(公告)日：2017-01-10
申请号：KR1020150093586
申请日：2015-06-30
申请人： 삼성전자주식회사
发明人： 곽동훈 , 남상완 , 변대석 , 윤치원
IPC分类号： G11C16/08 , G11C16/10 , G11C16/26 , G11C16/34
CPC分类号： G11C16/0483 , G11C7/14 , G11C8/14 , G11C16/08 , G11C16/26 , G11C16/3418
摘要： 본출원은반도체메모리장치에관한것으로, 좀더 구체적으로는 3차원플래시메모리장치에관한것이다. 본출원의실시예에따른 3차원플래시메모리장치는기판과수직방향으로배열된복수의셀 스트링, 접지선택라인과메인워드라인사이에위치한제 1 더미워드라인, 메인워드라인과스트링선택라인사이에위치하며, 제 1 더미워드라인과비대칭적인구조를갖는제 2 더미워드라인을포함하며, 읽기동작시에제 1 더미워드라인및 제 2 더미워드라인에는서로다른레벨의전압이인가된다. 본출원에따른 3차원플래시메모리는상위더미워드라인과하위더미워드라인이서로비대칭적인구조를가짐으로써, 프로그램동작시에프로그램디스터브의영향이줄어들어데이터의신뢰성이향상될수 있다. 또한, 본출원에따른 3차원플래시메모리는비대칭적으로형성된상위및 하위더미워드라인에각각서로다른레벨을갖는전압들을인가함으로써, 읽기동작시에읽기디스터브의영향이줄어들어데이터의신뢰성이더욱향상될수 있다.
摘要翻译：三维闪速存储器件包括沿垂直于衬底的方向布置的多个单元串。三维闪存包括设置在地选择线和主字线之间的第一虚拟字线和设置在主字线和字串选择线之间的第二虚拟字线，并且相对于第一伪线不对称字线。在读取操作期间，不同电平的电压分别应用于第一和第二伪字线。

9. 发明公开

KR1020170003779A 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치 审中-实审
标题翻译：包含非易失性存储器件和控制器的存储器件
公开(公告)号：KR1020170003779A
公开(公告)日：2017-01-10
申请号：KR1020150093055
申请日：2015-06-30
申请人： 삼성전자주식회사
发明人： 곽동훈 , 윤명원 , 변대석 , 윤치원
IPC分类号： G11C16/04 , G11C16/10 , G11C16/34
CPC分类号： G11C16/3404 , G11C16/0483 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/3459 , G11C16/349 , G11C16/3495
摘要： 본발명은스토리지장치에관한것이다. 본발명의스토리지장치는, 메모리블록들을포함하는불휘발성메모리장치그리고불휘발성메모리장치를제어하도록구성되는컨트롤러를포함한다. 각메모리블록은복수의셀 스트링들을포함하고, 각셀 스트링은기판위에서기판과수직한방향으로적층된적어도하나의선택트랜지스터및 복수의메모리셀들을포함한다. 컨트롤러는메모리블록들중 선택된메모리블록의선택트랜지스터들중 일부에대해읽기동작을수행하고, 읽기동작의결과에따라선택된메모리블록의선택트랜지스터들에대해프로그램동작을수행하도록불휘발성메모리장치를제어한다.
摘要翻译：存储装置包括包括存储器块的非易失性存储器件和被配置为控制非易失性存储器件的控制器。每个存储块包括多个单元串，每个单元串包括至少一个选择晶体管和沿垂直于该基板的方向堆叠在基板上的多个存储单元。控制器控制非易失性存储器件对所选存储块中的一些选择晶体管执行读操作，并根据读操作的结果对所选存储块的选择晶体管执行编程操作。

10. 发明公开

KR1020160084664A 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 审中-实审
标题翻译：电阻式存储器件及其工作方法
公开(公告)号：KR1020160084664A
公开(公告)日：2016-07-14
申请号：KR1020150001179
申请日：2015-01-06
申请人： 삼성전자주식회사
发明人： 이용규 , 이영택 , 변대석 , 윤치원
IPC分类号： G11C13/00
CPC分类号： G11C13/0069 , G11C5/063 , G11C13/0007 , G11C13/0026 , G11C13/0028 , G11C13/0033 , G11C13/0064 , G11C2013/0078 , G11C2013/0092 , G11C2213/72 , G11C13/0038 , G11C13/0011 , G11C13/003
摘要： 본개시는복수의메모리셀들을포함하는저항성메모리장치에관한것으로서, 저항성메모리장치는, 복수의제1 신호라인들과복수의제2 신호라인들이교차하는영역들에각각배치된복수의저항성메모리셀들을포함하는메모리셀 어레이; 상기복수의메모리셀들중 선택된메모리셀에연결되는선택된제1 신호라인에연결되고, 복수의펄스들을상기선택된메모리셀에순차적으로제공하는기입회로; 상기선택된제1 신호라인과상기기입회로사이의연결노드의노드전압을검출하는전압검출부; 및상기복수의메모리셀들중 비선택된메모리셀들에연결되는비 선택된제1 및제2 신호라인들에각각인가되는상기제1 및제2 인히빗전압들을생성하고, 상기노드전압을기초로상기제2 인히빗전압의전압레벨을변경하는전압생성회로를포함한다.
摘要翻译：本公开涉及包括多个存储单元的电阻式存储器件。电阻式存储器件包括：存储单元阵列，其包括布置在多个第一信号线和多个第二信号线彼此交叉的区域中的多个电阻存储器单元; 写入电路，连接到选择的第一信号线，连接到从多个存储单元中选择的存储单元，以顺序地向选择的存储单元提供多个脉冲; 电压检测单元，其检测所选择的第一信号线和写入电路之间的连接节点的节点电压; 以及电压产生电路，其产生施加到连接到所述多个存储单元中的未选择的存储单元的未选择的第一和第二信号线的第一和第二禁止电压，并且基于所述第二禁止电压改变所述第二禁止电压的电压电平节点电压。根据本公开的技术精神，即使由于选择的信号线和写入电路之间的连接节点的节点电压变化，也可以减小在未选择的存储单元中可能产生的漏电流通过在存储器件的写入操作期间调节禁止电压来增加写入脉冲。

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