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1. 发明授权

KR101206812B1 잉크젯 프린트헤드 및 그 제조방법 失效
标题翻译：喷墨打印头及其制造方法
公开(公告)号：KR101206812B1
公开(公告)日：2012-11-30
申请号：KR1020070066089
申请日：2007-07-02
申请人： 삼성전자주식회사
发明人： 박성준 , 김태진 , 박영혜 , 김대근
IPC分类号： B41J2/015 , B41J2/01
CPC分类号： B41J2/14129 , B41J2/1603 , B41J2/1628 , B41J2/1629 , B41J2/1631 , B41J2/1645 , B41J2002/14387 , Y10T29/49401
摘要： 개시된 본 발명에 의한 잉크젯 프린트헤드는 기판과, 기판 위에 구비되고 요홈을 갖는 절연층과, 요홈의 상부에 구비되고 상면이 오목하게 휘어진 발열체와, 발열체에 전류를 인가하기 위해 발열체에 접하는 전극과, 발열체의 상부에 구비되는 챔버층과, 챔버층의 상부에 구비되고 노즐을 갖는 노즐층을 포함하는 것을 특징으로 한다. 이러한 본 발명에 의하면, 발열체의 형상을 굴곡형으로 하여 발열체의 길이를 길게 함으로써 발열체의 저항을 높일 수 있다. 따라서, 인가 전류 변화에도 발열체가 보다 안정적으로 작동할 수 있고, 인쇄가 보다 양호하게 이루어질 수 있다.
잉크젯 프린트헤드, 발열체, 저항, 굴곡형

2. 发明公开

KR1019970013111A 저전압 및 고전압용 모오스 트랜지스터의 제조공정 失效
公开(公告)号：KR1019970013111A
公开(公告)日：1997-03-29
申请号：KR1019950023996
申请日：1995-08-03
申请人： 삼성전자주식회사
发明人： 박영혜 , 윤승범
IPC分类号： H01L21/334
摘要： 1. 청구범위에 기재된 발명이 속하는 기술 분야 ; 공정 마진 향상시키기 위한 반도체 메모리 장치의 저전압 및 고전압용 모오스 트랜지스터의 제조공정에 관한 것이다. 2. 발명이 해결하려고 하는 기술적 과제 ; 추가의 마스크의 설치단계가 필요하지 않는 반도체 메모리 장치의 저전압 및 고전압용 모오스 트랜지스터의 제조공정을 제공함에 있다. 3. 발명의 해결방법의 요지 ; 공정 마진을 향상시키기 위한 반도체 메모리 장치의 저전압 및 고전압용 모오스 트랜지스터의 제조공정에 있어서, 고전압용 트랜지스터가 형성될 기판과 저전압용 트랜지스터가 형성될 기판상에 필드산화막과 패드산화막을 형성한 후 상기 고전압용 트랜지스터의 소오스 및 드레인영역을 형성하는 제1 공정과, 상기 고접압용 트랜지스터의 게이트 산화막을 형성하기 위하여 상기 패드 산화막의 일부를 열성장 시킨 후 그 외의 상기 패드산화막을 식각하는 제2 공정과, 상기 고접압용 트랜지스터가 형성될 기판과 상기 저전압용 트랜지스터가 형성될 기판상에 각기 게이트 산화막의 두께를 달리 형성하고, 이온주입하여 전압특성치를 동시에 조절하는 제3 공정과, 상기 제3 공정을 통한 기판 전면에 게이트를 형성하기 위한 폴리실리콘을 증착하는 것을 기로 한다. 4. 발명의 중요한 용도 ; 반도체 메모리 장치의 저전압 및 고전압용 모오스 트랜지스터의 제조공정에 적합하게 이용된다.

3. 发明公开

KR1020080013576A 반도체 집적 회로 장치의 제조 방법 无效
标题翻译：制造半导体集成电路器件的方法
公开(公告)号：KR1020080013576A
公开(公告)日：2008-02-13
申请号：KR1020060075265
申请日：2006-08-09
申请人： 삼성전자주식회사
发明人： 지형태 , 박영혜 , 이승록 , 박경채
IPC分类号： H01L21/336
摘要： A method for fabricating a semiconductor integrated circuit device is provided to reduce the process time and the manufacture cost by not performing a photolithography process using a mask when a gate electrode is formed. A high concentration impurity region(104) of a first conductive type is formed on a partial region of a semiconductor substrate(100). A low concentration impurity of a first conductive type is implanted into the entire surface of the semiconductor substrate to form a well(106) of a first conductive type. A trench(110) is formed on the semiconductor substrate. A gate dielectric is conformally formed in the trench. A polysilicon is formed to gap-fill the trench. The polysilicon is formed to form a gate electrode(130). A high concentration impurity of a second conductive type is implanted into the semiconductor substrate to form a source region(140). Before the high concentration impurity of a first conductive type is implanted into the partial region of the semiconductor substrate, a low concentration epi layer(102) of a second conductive type is grown on the semiconductor substrate.
摘要翻译：提供一种制造半导体集成电路器件的方法，通过在形成栅电极时不使用掩模进行光刻处理来减少处理时间和制造成本。在半导体衬底（100）的部分区域上形成第一导电类型的高浓度杂质区（104）。将第一导电类型的低浓度杂质注入到半导体衬底的整个表面中以形成第一导电类型的阱（106）。沟槽（110）形成在半导体衬底上。栅极电介质在沟槽中共形地形成。形成多晶硅以间隙填充沟槽。形成多晶硅以形成栅电极（130）。将第二导电类型的高浓度杂质注入到半导体衬底中以形成源区（140）。在将第一导电类型的高浓度杂质注入半导体衬底的部分区域之前，在半导体衬底上生长第二导电类型的低浓度外延层（102）。

4. 发明公开

KR1019980065523A 반도체 장치의 제조 방법 无效
公开(公告)号：KR1019980065523A
公开(公告)日：1998-10-15
申请号：KR1019970000549
申请日：1997-01-11
申请人： 삼성전자주식회사
发明人： 박영혜
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판상에 활성영역과 비활성영역을 정의하여 필드산화막을 형성하는 공정과, 상기 필드산화막을 포함하여 상기 반도체 기판상에 제 1 절연막, 금속막, 그리고 캡핑금속막을 순차적으로 형성하는 공정과, 상기 캡핑금속막 및 금속막을 순차적으로 식각하여 상기 활성영역 및 비활성영역상에 제 1 및 제 2 금속패턴을 형성하는 공정과, 상기 제 1 및 제 2 금속패턴을 포함하여 상기 제 1 절연막상에 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막을 소정의 가스로 식각하여 캡핑금속막의 표면이 노출되도록 콘택홀을 형성하는 공정과, 상기 소정의 가스와는 서로 다른 가스를 이용하여 상기 표면이 노출된 캡핑금속막을 식각하는 공정을 포함하여, 콘택홀 형성시 금속막 식각충격 및 언더컷을 방� �할 수 있고, 후속 공정의 금속 배선 형성시 스탭 카버리지를 양호하게 할 수 있다.

5. 发明公开

KR1019980011944A 더미 패턴이 형성된 반도체 칩 구조 无效
标题翻译：其中形成虚设图案的半导体芯片结构
公开(公告)号：KR1019980011944A
公开(公告)日：1998-04-30
申请号：KR1019960028295
申请日：1996-07-13
申请人： 삼성전자주식회사
发明人： 박영혜
IPC分类号： H01L21/30

6. 发明公开

KR1020090020728A 잉크젯 프린트 헤드 및 이를 구비한 잉크 카트리지 无效
标题翻译： INKJET打印头和墨盒
公开(公告)号：KR1020090020728A
公开(公告)日：2009-02-27
申请号：KR1020070085245
申请日：2007-08-24
申请人： 삼성전자주식회사
发明人： 한은봉 , 김태진 , 박영혜 , 하용웅 , 박성준 , 김남균
IPC分类号： B41J2/125 , B41J2/07 , B41J2/01
CPC分类号： B41J2/0458 , B41J2/0451 , B41J2/04521 , B41J2/04541 , B41J2/16579 , B41J2/2142
摘要： An inkjet print head and an ink cartridge having the same are provided to sense a missing nozzle simply and precisely in a short time by stacking a photo sensor on an inkjet print head. An inkjet print head(20) includes rows of nozzles(32) formed on a board(21) for ink discharge, and a plurality of photo sensors(54) mounted on the board with a predetermined distance from the rows of nozzles for sensing ink discharge failure of each of the nozzles.
摘要翻译：提供一种喷墨打印头和具有该喷墨打印头的墨盒，以便通过将照相传感器堆叠在喷墨打印头上，在短时间内简单且精确地感测缺失的喷嘴。喷墨打印头（20）包括形成在用于排墨的板（21）上的一排喷嘴（32），以及安装在板上的多个光传感器（54），距离喷嘴行预定距离，用于感测墨每个喷嘴的排放故障。

7. 发明授权

KR100460805B1 전압스트래스에의한수율저하를방지하기위한반도체장치의제조방법 失效
标题翻译：用于制造用于防止由于电压应力导致的成品率下降的半导体器件的方法
公开(公告)号：KR100460805B1
公开(公告)日：2005-05-27
申请号：KR1019970046486
申请日：1997-09-10
申请人： 삼성전자주식회사
发明人： 박영혜 , 정유태 , 최화일 , 최치영
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 기판의 상부에 제 1 메탈층을 형성하는 1 단계와, 상기 결과물 상에 제 1 층간절연막 및 SOG(Spin On Glass)를 침적한 후 평탄화하는 2 단계와, 상기 결과물 상에 제 2 층간절연막을 침적한 후 포토래지스트 에치백을 실시하는 3 단계와, 상기 층간절연막에 제 1 메탈층이 노출되도록 비아를 형성하는 4 단계와, 상기 결과물의 상부에 베리어메탈과 제 2 메탈층을 증착 및 패터닝하는 5 단계를 포함하는 다중 메탈 구조의 반도체 장치 제조 공정에 있어서, 상기 2 단계의 SOG 평탄화 공정에서 SOG와 제 1 층간절연막과의 선택비를 1.4 : 1 이하로 하고, 3 단계의 제 2 층간절연막 에치백 공정에서 포토래지스트와 제 2 층간절연막의 선택비를 1.2 : 1 이상으로 조절하여 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막 두께 차이를 줄이는 공정과, 상기 4 단계 공정의 비아 형성 후 QDR(Quick Drain Rinse)공정의 총 린스시간을 300초 이내로 하여 린스를 3회 이하로 실시하고, 최종 린스(F/R:Final Rinse) 공정을 60 ~ 150초 이내로 1회 실시하는 공정과, 상기 4 단계의 비아 형성 공정에서 비아 전압 -400∼-260V로 RF 에칭하는 공정을 적어도 하나 이상을 진행하여, 전압 스트래스 후 리셋시에 파워 비아에서의 프로파일 불량과 비아 계면에 산화물이 잔존함으로 인하여 발생하는 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결코자 하였다.

8. 发明公开

KR1019990031689A 보호용다이오드를가지는반도체장치및그제조방법 失效
标题翻译：具有保护二极管的半导体器件及其制造方法
公开(公告)号：KR1019990031689A
公开(公告)日：1999-05-06
申请号：KR1019970052500
申请日：1997-10-14
申请人： 삼성전자주식회사
发明人： 이기영 , 박영혜
IPC分类号： H01L21/304
摘要： 본 발명은 플라즈마 공정시 인가되는 전하로부터 게이트 산화막을 보호하기 위한 보호용 다이오드를 가지는 반도체 장치에 관한 것으로서, 특히 반도체 기판의 제 1 도전형 웰 표면 상부에 절연막을 내재한 게이트 전극과, 상기 게이트 전극의 에지 하부의 웰 표면 근방에 제 2 도전형 불순물이 주입된 소스/드레인을 가지는 트랜지스터; 상기 제 1 도전형 웰 내의 표면 근방에 제 2 도전형 불순물이 주입된 제 1 다이오드; 및 상기 기판 내에 상기 제 1 도전형 웰과 근접한 제 2 도전형 웰 내의 표면 근방에 제 1 도전형 불순물이 주입된 제 2 다이오드를 구비하며 상기 트랜지스터의 게이트 전극과 제 1 다이오드 및 제 2 다이오드가 동일한 배선층으로 연결된 것을 특징으로 한다.

9. 发明公开

KR1019990025046A 전압스트래스에의한수율저하를방지하기위한반도체장치의제조방법 失效
公开(公告)号：KR1019990025046A
公开(公告)日：1999-04-06
申请号：KR1019970046486
申请日：1997-09-10
申请人： 삼성전자주식회사
发明人： 박영혜 , 정유태 , 최화일 , 최치영
IPC分类号： H01L21/28
摘要： 본 발명은 반도체 기판의 상부에 제 1 메탈층을 형성하는 1 단계와, 상기 결과물 상에 제 1 층간절연막 및 SOG(Spin On Glass)를 침적한 후 평탄화하는 2 단계와, 상기 결과물 상에 제 2 층간절연막을 침적한 후 포토래지스트 에치백을 실시하는 3 단계와, 상기 층간절연막에 제 1 메탈층이 노출되도록 비아를 형성하는 4 단계와, 상기 결과물의 상에 베리어메탈과 제 2 메탈층을 증착 및 패터닝하는 5 단계를 포함하는 다중 메탈 구조의 반도체 장치 제조 공정에 있어서, 상기 2 단계의 SOG 평탄화 공정에서 SOG와 제 1 층간절연막과의 선택비를 1.4 : 1 이하로하고, 3 단계의 제 2 층간절연막 에치백 공정에서 포토래지스트와 제 2 층간절연막의 선택비를 1.2 : 1 이상으로 조절하여 평탄화 단차가 높은 곳과 낮은 곳의 층간절연막 두께 차이를 줄이는 공정과, 상기 4 단계 공� ��의 비아 형성 후 총 린스시간을 400초 이내로하여 린스를 3회 이하로 실시하고, 최종 린스를 200초 이내로 1회 실시하는 공정과, 상기 4 단계의 비아 형성 공정에서 비아 전압 -400∼-260V로 RF 에칭하는 공정을 적어도 하나 이상을 진행하여, 전압 스트래스 후 리셋시에 파워 비아에서의 프로파일 불량과 비아 계면에 산화물이 잔존하여 발생하는 전압 스트레스 회복(Voltage Stress Recover) 현상을 해결코자 하였다.

10. 发明公开

KR1019970051829A 웨이퍼의 절단선 및 그 제조 방법 无效
标题翻译：晶圆切割线及其制造方法
公开(公告)号：KR1019970051829A
公开(公告)日：1997-07-29
申请号：KR1019950067024
申请日：1995-12-29
申请人： 삼성전자주식회사
发明人： 박영혜 , 김명수
IPC分类号： H01L21/02
摘要： 본 발명은 웨이퍼의 절단선 및 그 제조방법에 관해 게시한다. 종래의 웨이퍼의 절단서은 각 공정을 거치면서 선이 불명확하게 될 경우가 발생하여 이 때문에 각 공정의 제어가 부정확하게 되는 위험성이 있었으마, 본 발명에서는 웨이퍼의 절단산상에 모니터 패턴을 형성함으로써 절단선의 형태가 명확하여 각 공정의 제어가 정확하게 될 수가 있다.

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