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1. 发明公开

KR1020080019161A 인터페이스 회로 失效
标题翻译：接口电路
公开(公告)号：KR1020080019161A
公开(公告)日：2008-03-03
申请号：KR1020070080833
申请日：2007-08-10
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이이즈카요이치
IPC分类号： G11C11/4076 , G11C11/407
CPC分类号： H04L7/033 , G11C7/1066 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2254 , H04L7/0004 , H04L7/0008 , H04L7/0037
摘要： An interface circuit is provided to enable to capture a data signal at the center of a data valid window by controlling optimum delay of a strobe signal by detecting setup limit. A calibration circuit controls optimum delay of a strobe signal by detecting data valid window of a data signal automatically. A data signal delay circuit delays the data signal as much as the delay amount of tFIXDLY satisfying that tFIXDLY>(tMINDLY+tSKEW-tSETUP), where tMINDLY is minimum delay amount and skew between the data signal and the strobe signal is tSKEW and tSETUP is setup time of the data signal.
摘要翻译：提供了一种接口电路，以通过检测设置限制来控制选通信号的最佳延迟，从而能够捕捉数据有效窗口中心的数据信号。校准电路通过自动检测数据信号的数据有效窗口来控制选通信号的最佳延迟。数据信号延迟电路将数据信号延迟到满足tFIXDLY>（tMINDLY + tSKEW-tSETUP）的tFIXDLY的延迟量，其中tMINDLY是最小延迟量，数据信号和选通信号之间的偏差为tSKEW，tSETUP为数据信号的建立时间。

2. 发明公开

KR1020070023570A 인터페이스 회로 및 반도체 장치 失效
标题翻译：接口电路和半导体器件
公开(公告)号：KR1020070023570A
公开(公告)日：2007-02-28
申请号：KR1020060079740
申请日：2006-08-23
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이이즈카요이치
IPC分类号： G11C11/40 , G11C11/4096
CPC分类号： G11C11/4093 , G11C11/4076 , G11C11/4096 , G11C29/022
摘要： (과제) 데이터와 그 데이터를 샘플링하기 위한 스트로브 신호의 위상 관계가 입력과 출력에서 상이한 인터페이스에 있어서, 입력과 출력의 데이터와 스트로브 신호의 위상을 조정함으로써 루프백 (loopback) 시험을 가능하게 하는 회로의 제공.
(해결수단) 입력측의 위상 시프트 (30) 와 샘플링 회로 (40) 를 테스트하기 위해, 출력측의 위상 시프트 회로 (20) 에 있어서 DQ 와 DQS 의 위상을 함께 출력하고, 동일 상 (相) 의 DQ, DQS 는 출력 버퍼 (14, 15) 로부터 각각 입력 버퍼 (16, 17) 에 입력되어, DQS 는 위상 시프트 회로 (30) 에서 90 도 시프트되고, 샘플링 회로 (40) 에서 DQ 가 샘플된다. 출력측 기능을 테스트하기 위해, 입력측의 DQS 가 위상 시프트하지 않도록 위상 시프트 회로 (30) 를 제어하고, 출력측의 위상 시프트 회로 (20) 는 데이터 샘플링 클록의 위상 시프트량을 90 도로 설정하고, DQS 의 위상 시프트량은 180 도로 고정되고, DQ 에 대하여 미리 90 도 위상 시프트된 DQS 가 출력 버퍼 (15) 로부터 입력 버퍼 (17) 에 입력되어, 위상 시프트 회로 (30) 에서는 위상은 시프트되지 않고, 샘플링 회로 (40) 는 루프백된 DQ 를 90 도 위상 시프트된 DQS 로 샘플한다.
데이터 신호, 스트로브 신호, 위상, 시프트, 루프백.

3. 发明授权

KR100822241B1 인터페이스 회로 및 반도체 장치 失效
标题翻译：接口电路和半导体器件
公开(公告)号：KR100822241B1
公开(公告)日：2008-04-17
申请号：KR1020060079740
申请日：2006-08-23
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이이즈카요이치
IPC分类号： G11C11/40 , G11C11/4096
摘要： (과제) 데이터와 그 데이터를 샘플링하기 위한 스트로브 신호의 위상 관계가 입력과 출력에서 상이한 인터페이스에 있어서, 입력과 출력의 데이터와 스트로브 신호의 위상을 조정함으로써 루프백 (loopback) 시험을 가능하게 하는 회로의 제공.
(해결수단) 입력측의 위상 시프트 (30) 와 샘플링 회로 (40) 를 테스트하기 위해, 출력측의 위상 시프트 회로 (20) 에 있어서 DQ 와 DQS 의 위상을 함께 출력하고, 동일 상 (相) 의 DQ, DQS 는 출력 버퍼 (14, 15) 로부터 각각 입력 버퍼 (16, 17) 에 입력되어, DQS 는 위상 시프트 회로 (30) 에서 90 도 시프트되고, 샘플링 회로 (40) 에서 DQ 가 샘플된다. 출력측 기능을 테스트하기 위해, 입력측의 DQS 가 위상 시프트하지 않도록 위상 시프트 회로 (30) 를 제어하고, 출력측의 위상 시프트 회로 (20) 는 데이터 샘플링 클록의 위상 시프트량을 90 도로 설정하고, DQS 의 위상 시프트량은 180 도로 고정되고, DQ 에 대하여 미리 90 도 위상 시프트된 DQS 가 출력 버퍼 (15) 로부터 입력 버퍼 (17) 에 입력되어, 위상 시프트 회로 (30) 에서는 위상은 시프트되지 않고, 샘플링 회로 (40) 는 루프백된 DQ 를 90 도 위상 시프트된 DQS 로 샘플한다.
데이터 신호, 스트로브 신호, 위상, 시프트, 루프백.

4. 发明授权

KR100779435B1 프리엠퍼시스 회로 有权
标题翻译： PREEMPHASIS电路
公开(公告)号：KR100779435B1
公开(公告)日：2007-11-26
申请号：KR1020060071784
申请日：2006-07-28
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사에키다카노리 , 아오키야스시 , 이와사키다다시 , 나리사와도시히로 , 다나카마코토 , 이이즈카요이치 , 오오키노부히로
IPC分类号： H04L25/02 , H03K19/0175
CPC分类号： H03M9/00
摘要： (과제)
소비 전류의 삭감, 회로 규모의 삭감, 고속 동작을 가능하게 하는 프리엠퍼시스 회로의 제공.
(해결수단)
패럴렐 데이터를 제 1 시리얼 데이터로 변환하는 제 1 패럴렐 시리얼 변환 회로 (101
1 ) 와, 그 패럴렐 데이터를 제 2 시리얼 데이터로 변환하는 제 2 패럴렐 시리얼 변환 회로 (101
2 ) 와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로의 제 1 및 제 2 시리얼 데이터를 입력하여 상기 제 1 시리얼 데이터의 변화점을 강조한 신호를 출력하는 혼합 회로 (103) 와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로에, 서로 상이 다른 클록군으로 이루어지는 제 1 클록군과, 서로 상이 다른 클록군으로 이루어지는 제 2 클록군을 각각 공급하는 클록 생성 회로 (102) 를 구비하고, 상기 제 2 클록군의 제 1 상의 클록은, 상기 제 1 클록군의 제 2 상의 클록에 대응하고 있다.
프리엠퍼시스 회로

5. 发明授权

KR100902795B1 인터페이스 회로 失效
标题翻译：接口电路
公开(公告)号：KR100902795B1
公开(公告)日：2009-06-12
申请号：KR1020070080833
申请日：2007-08-10
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 이이즈카요이치
IPC分类号： G11C11/4076 , G11C11/407
CPC分类号： H04L7/033 , G11C7/1066 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C2207/2254 , H04L7/0004 , H04L7/0008 , H04L7/0037
摘要： 인터페이스 회로는, DQ 신호의 데이터 유효 윈도우를 자동적으로 검출하여 DQS 신호의 최적 지연량을 조절하기 위한 가변 지연 회로 및 지연 조절 회로; 및 DQ 신호를 t
FIXDLY > t
MINDLY + t
SKEW - t
SETUP
을 만족하는 지연량 t
FIXDLY 만큼 지연시키기 위한 고정 지연 회로를 포함하며, 여기서 가변 지연 회로에서의 최소 지연량이 t
MINDLY 이고 DQ 신호와 DQS 신호 간의 스큐가 t
SKEW 이고 DQ 신호의 셋업 타임이 t
SETUP 이다.
인터페이스 회로, 고정 지연 회로, 가변 지연 회로, 지연 조절 회로
摘要翻译：接口电路包括：可变延迟电路和延迟调整电路，用于自动检测DQ信号的数据有效窗口并调整DQS信号的最佳延迟量; DQ信号为t

6. 发明公开

KR1020070015094A 프리엠퍼시스 회로 有权
标题翻译： PREEMPHASIS电路
公开(公告)号：KR1020070015094A
公开(公告)日：2007-02-01
申请号：KR1020060071784
申请日：2006-07-28
申请人： 르네사스 일렉트로닉스 가부시키가이샤
发明人： 사에키다카노리 , 아오키야스시 , 이와사키다다시 , 나리사와도시히로 , 다나카마코토 , 이이즈카요이치 , 오오키노부히로
IPC分类号： H04L25/02 , H03K19/0175
CPC分类号： H03M9/00
摘要： A pre-emphasis circuit is provided to acquire timing relaxation, latency reduction, improvement of operational limitation, and reduction of a circuit by removing a high speed operation circuit without using a differential circuit. A first parallel-serial conversion circuit(1011) receives parallel data and converts the parallel data into first serial data. A mixing circuit(103) receives the first serial data outputted from the first parallel-serial conversion circuit(1011) and second serial data which is delayed as long as a predetermined time from the first serial data. The mixing circuit(103) generates a signal of a pre-emphasis amplitude in response to a shift of the first serial data. A second parallel-serial conversion circuit(1012) receives the parallel data with the first parallel-serial conversion circuit(1011). The second parallel-serial conversion circuit(1012) converts the parallel data into the second serial data. A delay circuit delays a conversion timing of the second parallel-serial conversion circuit(1012) as long as a predetermined delay time from a conversion timing of the first parallel-serial conversion circuit(1011). The second serial data which is delayed as long as a predetermined delay time and received from the mixing circuit(103) is generated by the second parallel-serial conversion circuit(1012).
摘要翻译：提供预加重电路以通过在不使用差分电路的情况下去除高速运算电路来获取定时松弛，延迟减小，操作限制的改善和电路的减少。第一并行转换电路（1011）接收并行数据并将并行数据转换为第一串行数据。混合电路（103）接收从第一并行串行转换电路（1011）输出的第一串行数据和从第一串行数据长达预定时间延迟的第二串行数据。混合电路（103）响应于第一串行数据的移位产生预加重幅度的信号。第二并行串行转换电路（1012）与第一并行 - 串行转换电路（1011）接收并行数据。第二并行串行转换电路（1012）将并行数据转换成第二串行数据。只要来自第一并行串行转换电路（1011）的转换定时的预定延迟时间，延迟电路延迟第二并行 - 串行转换电路（1012）的转换定时。由第二并行串行转换电路（1012）产生从混合电路（103）接收到的预定延迟时间延迟的第二串行数据。

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